要約：レイアウト設計ルールは、EUVなしでの7nm技術ノード実現のために非常に積極的に縮小された。その結果、量産（HVM）において許容可能な性能と歩留まりを達成することは極めて困難な課題となっている。 体系的な歩留まりとパラメトリック変動が非常に顕著になっている。さらに、オーバーレイ許容誤差要件とプロセスウィンドウの縮小により、FEOLとBEOL双方のソフトショート/リークおよびソフトオープンに起因する信頼性リスクも重大なレベルまで増加している。第2世代7nmおよび5nmプロセスでのEUV導入も、欠陥増加と局所エッジラフネスの大幅な増大により、大きな改善効果は期待できない。 歩留まりと信頼性リスクを特定するには新たな特性評価技術が必要である。設計ルールの進化を検証し歩留まり・信頼性リスクを分類した後、Design-For-Inspection™（DFI™）および新規手法VarScanを用いた実例を提示する。これらは「検出不能な欠陥」を検知し、7nm以下のFEOL/BEOL技術における変動特性を評価する手法である。
キーワード：特性評価、FEOL、BEOL、EUV、7nm、HVM、製造、DFI