要旨：先進技術ノードにおけるトランジスタ特性は、デバイス設計とプロセス統合の選択に強く影響される。デバイス近傍のレイアウトやパターン構成のばらつきは、しばしば局所レイアウト効果（LLE）として知られる望ましくない感度を引き起こす。その感度の一つは、デバイス設計と局所／グローバル環境に調製される機械的応力に対するキャリア移動度の依存性に関連している。 本論文では、7nmシリコンFinFET技術で製造されたトランジスタの電気的特性に対する、FinFETデバイス製造時に発生する応力の影響を調査する。応力変調の二つの要因を研究対象とする：(i) 活性領域分離（拡散断絶）(ii) トランジスタフィン外縁へのメタルゲート延長。 ファウンドリ製造シリコンウエハー上で測定された電気的特性を用いて、FinFETデバイスの3D TCADプロセスモデルを作成・較正した。このモデルを適用し、拡散断絶（シングル vs ダブル拡散断絶）およびゲートカットに関する様々な設計属性を有するトランジスタの機械的応力をシミュレートした後、電気的特性をモデル化した。PMOSおよびNMOS FinFETトランジスタにおいて、シミュレーションと実測シリコンデータとの間で非常に良い一致が得られた。 本研究は、検討した設計ケースにおけるレイアウト感度が機械的応力の変調によって説明可能であることを実証し、本モデルがFinFETデバイスの応力分布とその電気的特性への影響を正確に予測できることを示した。本モデルは設計者と技術者の支援に活用可能であり、設計技術協調最適化、設計ルールおよびPDK開発、ならびに最高の性能と変動低減のためのプロセス最適化に貢献する。
キーワード：FinFET、トランジスタ、7nmプロセス、シリコン技術、電気的特性、局所レイアウト効果、TCAD、シミュレーション、モデリング、拡散停止、ゲートカット、機械的応力
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