要旨：市場投入までの時間を重視するニーズにより、不連続なパターニング・プロセス・デバイス革新が進行する中でも、プロセス設計の同時並行的共同開発を維持する必要性が再確認される。物理的・電気的歩留まりにおけるレイアウト感度の増大に起因する設計ルールの複雑化と、それによる収益性の高い技術スケーリングへのリスクが検討される。
従来の製造性設計（DfM）ソリューションの欠点を特定し、SRAMやその他のメモリアレイで採用されている極めて成功した統合設計・技術共同最適化と比較する。高度に簡素化されたレイアウト環境に基づくメモリ型設計・技術共同最適化をロジックチップへ拡張する実現可能性を実証する。 65nm IBM PowerPC 405マイクロプロセッサコアにおける従来設計とテンプレートベース設計の比較により、レイアウト密度上の利点、モデル化されたパターニングおよび電気的歩留まりの改善、ならびに大幅に向上したレイアウト簡素化が定量化される。本研究を32nmへ拡張し、相互接続冗長性に重点を置くことで、この高度に規則化されたテンプレートベース設計ソリューションが様々な歩留まり課題や設計スタイルに適応可能であることが示される。
キーワード：DFM、DTCO、歩留まり、標準設計、設計技術の共同最適化