要旨：電気的特性評価は、集積回路の技術開発および製造において依然として重要な要素である。コンタクトチェーンは、シリコンプロセスの数世代にわたり使用されてきた診断用テスト構造群のよく知られた構成要素である。しかし、FinFETのような3次元デバイスを用いた新技術では、こうしたテスト構造の実装が困難となる。 このようなデバイスのアクティブ領域へのコンタクトは、本質的にエピタキシャル・レイズド・ソースおよびドレインのアーキテクチャに依存しており、適切な特性評価にはコンタクト環境を設定するトランジスタ・ゲートの存在が必要である。本論文では、FinFET技術におけるコンタクトプロセス特性評価のために開発された、いわゆるゲート付きコンタクトチェーンという新しいタイプのテスト構造について述べる。 単純なコンタクトチェーンではなく、各構造には共通ゲート電極を持つ一連のアクティブデバイスが含まれ、トランジスタチェーンをオンにしてチェーン抵抗の測定を可能にする。コンタクトの断線によるチェーン故障と、他のメカニズム（例えば、しきい値電圧が非常に高い不良トランジスタ）による故障を区別するため、様々な試験条件下での一連の測定が実施され、分析された。 コンタクトチェーンのサイズ制限を克服し、より大規模なコンタクトサンプルからのデータ収集を可能にするため、我々はアドレス指定可能なアレイ内にゲート付きチェーンを実装することを提案した。これにより、チェーン密度と故障率の可視性が向上する。最後に、本論文ではFinFETプロセスにおいてこれらのチェーンによって検出された電気的故障モードの事例を提示する。
キーワード：電気的特性評価、CV、特性評価車両、歩留まり、pdFasTest、FinFET、CMOS技術