이 시리즈의 첫 번째 글에서 저는 핵심적인 문제를 소개한 바 있습니다. 바로 첨단 CMOS 기술에서 트랜지스터의 동작이 더 이상 명목상 치수만으로 결정되지 않는다는 점입니다. 주변 레이아웃이 중요한 역할을 합니다. 인접한 구조물, 국소 기하학적 구조, 공정 의존적 응력장은 모두 채널에 영향을 미쳐 '국소 레이아웃 효과(LLE)'로 알려진 체계적인 변동을 유발할 수 있습니다. 최신 FinFET 공정 노드에서 이러한 효과는 변동성, 콤팩트 모델링, DTCO(Design-Time Cost Optimization), 수율 중심 설계와 관련하여 중요한 요소가 되었습니다.
그러면 자연스럽게 더 어려운 질문이 제기됩니다. 실리콘 상에서 LLE를 실제로 어떻게 측정할 수 있을까요? 두 트랜지스터의 전기적 특성이 서로 다를 때, 그 원인이 국소적 응력인지, 게이트 에지 근접성 때문인지, 기생 저항 때문인지, 공정 변동 때문인지, 아니면 단순한 측정 노이즈 때문인지 어떻게 알 수 있을까요? 다시 말해, 첨단 공정 노드 내에서 발생하는 다른 모든 요인과 혼동하지 않고 레이아웃 환경의 영향을 어떻게 분리해 낼 수 있을까요?
이 해답은 실험 설계에서 시작됩니다. 이 연구는 상용 7nm FinFET 공정으로 제작된 고밀도 특성 분석 칩을 기반으로 하며, 이 칩에는 30,000개 이상의 피시험 소자(DUT)가 포함되어 있습니다. 이러한 소자들은 레이아웃에 의존하는 특정 메커니즘을 분리하기 위해 신중하게 설계된 모듈 형태로 배열되어 있습니다. 전체적인 방법론은 실험 계획법(DOE) 전략, 레이아웃 제어 테스트 구조, 자동화된 전기적 특성 분석, 그리고 통계적으로 견고한 데이터 분석을 결합한 것입니다. 목표는 단순히 많은 소자를 측정하는 것이 아니라, 나중에 모델링하고 예측할 수 있는 방식으로 개별 LLE(레이아웃 의존적 효과)의 기여도를 분리하는 것입니다.
이 글은 해당 실험 방법론에 초점을 맞추고 있습니다. 즉, 칩이 어떻게 구성되었는지, 왜 특정 전기적 관측량이 선택되었는지, DOE(설계 기반 실험)가 어떻게 구축되었는지, 그리고 실제 레이아웃에 기인한 동작과 배경 변동성을 구분하기 위해 측정 흐름이 어떻게 설계되었는지에 대해 다룹니다.
1. 변동성을 분리하는 것이 왜 그렇게 어려운가?
최첨단 공정 노드에서 트랜지스터의 변동성은 결코 단일 메커니즘에 의해서만 발생하지 않기 때문에, 국소 레이아웃 효과를 실험적으로 연구하는 것은 어렵습니다. 실제 FinFET 기술에서는 응력, 리소그래피 상호작용, 국소 패턴 밀도, 웰 근접성, 도핑 관련 섭동, 일함수 변동, 기생 저항 및 광범위한 공정 변동 등이 전기적 특성에 영향을 미칠 수 있습니다. 만약 확산 차단(Diffusion Break) 근접성이나 게이트 컷(Gate Cut) 배치와 같은 특정 효과를 분리해 분석하는 것이 목표라면, 실험 흐름을 설계할 때 레이아웃에 따른 기여도가 다른 요인들에 묻히지 않고 명확히 드러나도록 해야 합니다.
그렇기 때문에 측정 전략은 ‘통제된 차별화’에 기반을 두고 있습니다. 즉, 레이아웃 속성을 한 번에 하나씩만 변경하고, 주변 조건은 가능한 한 안정적으로 유지하며, 칩 전체에 걸쳐 구조를 복제하고, 통계적 집계 방법을 통해 체계적인 경향을 도출해 내는 것입니다. 그 목적은 단순히 변동을 관찰하는 데 그치는 것이 아니라, 이를 요인별로 분해하는 데 있습니다.
이는 특히 응력 관련 LLE의 경우 매우 중요합니다. 기계적 응력은 전기적 측정 결과만으로는 직접적으로 확인하기 어렵습니다. 이는 제어되고 재현 가능한 방식으로 국부적 형상이 변화할 때 소자 파라미터가 어떻게 변하는지 관찰하여 추론해야 합니다. 따라서 실험 설계는 전기적 측정 자체만큼이나 중요합니다.
2. 특정 효과를 분리하기 위해 테스트 칩은 어떻게 제작되었나요?
이 특성 분석 플랫폼은 상용 7nm FinFET 기술로 구현된 고밀도 테스트 칩으로, 전용 구조물에 3만 개 이상의 DUT(피시험 장치)가 분포되어 있습니다. 이러한 규모는 매우 중요합니다. 미묘하지만 체계적인 레이아웃 효과를 분리해 내는 것이 목표라면, 소수의 장치만으로는 충분하지 않습니다. 여러 레이아웃 환경을 비교할 수 있을 만큼 충분한 복제본, 의미 있는 국소 환경을 유지할 수 있을 만큼 충분한 제어력, 그리고 결정론적 거동과 무작위적 편차를 구별할 수 있을 만큼 충분한 통계적 깊이가 필요합니다.
따라서 이 칩은 모듈식 특성 분석 전략을 통해 설계되었습니다. 가능한 모든 변동 요인을 한 번에 측정하려 시도하기보다는, 레이아웃을 특정 LLE 범주를 대상으로 하는 전용 블록들로 분할했습니다. 확산 차단(Diffusion Break) 근접성, 게이트 절단(Gate Cut) 근접성, 웰(well) 또는 p–n 경계 효과, 핀 피치(fin pitch), 폴리 피치(poly pitch)를 조사하기 위해 별도의 모듈이 구축되었다. 이러한 모듈성은 더 복잡한 상호작용을 고려하기 전에 각 메커니즘을 상대적으로 독립적으로 검토할 수 있게 해주기 때문에 이 방법론의 가장 큰 장점 중 하나이다.
DUT 주변의 국소 환경은 구조 간 비교가 유의미하도록 세심하게 제어되었습니다. 이는 임의의 제품 레이아웃을 모방하기 위함이 아니라, 단일 기하학적 매개변수를 변화시키고 그에 따른 전기적 결과를 관찰할 수 있는 대표적이고 재현 가능한 국소 환경을 조성하기 위함이었습니다. 이 원칙은 전체 방법론의 핵심을 이룹니다.
3. 실험 계획법(DOE)의 역할은 무엇인가?
측정 흐름의 핵심은 레이아웃을 고려한 실험 계획법(DOE)입니다. 그 기본 원칙은 간단합니다. 특정 레이아웃 요소가 트랜지스터의 동작에 영향을 미칠 것으로 의심될 경우, 해당 요소를 통제된 방식으로 변화시키면서 주변 환경의 나머지 요소는 가능한 한 일정하게 유지해야 합니다. 실제로 이는 하나의 기하학적 매개변수만 변화시키고 주변 조건은 고정된 상태로 유지하는 구조군(family)을 설계하는 것을 의미합니다.
이러한 접근 방식을 통해 레이아웃에 크게 좌우되는 주요 메커니즘을 더 작고 다루기 쉬운 하위 문제들로 분할했습니다. 또한 디퓨전 브레이크(Diffusion Break) 근처나 게이트 컷(Gate Cut) 근처에 배치되었을 때, 혹은 다양한 핀 피치 및 폴리 피치 조건 하에서 소자가 어떻게 반응하는지 연구하기 위해 전용 모듈을 개발했습니다. 이 방법론은 단 하나의 대상 특징만 다른 DUT(시험 대상 장치)를 비교함으로써, 전류, 임계 전압 또는 서브스레숄드 거동의 변화를 통제되지 않은 배경 변동보다는 특정 기하학적 원인에 기인한 것으로 규명할 수 있게 해줍니다.
재현성은 처음부터 설계에 반영되었습니다. 동일한 설계 개념이 다양한 소자 유형과 임계 전압 조건에 걸쳐 일관되게 적용됨으로써, 특정 효과의 존재 여부를 확인하는 것뿐만 아니라 해당 효과가 소자의 극성과 작동 조건에 얼마나 크게 좌우되는지 파악할 수 있게 되었습니다. 이것이 바로 데이터가 p형 소자가 n형 소자보다 스트레스 관련 레이아웃 변동에 훨씬 더 민감하다는 사실을 명확히 보여주는 이유 중 하나입니다.
4. 왜 선형 영역 전류가 최고의 응력 모니터인가?
응력 관련 변동성을 모니터링하는 것이 목표일 때, 모든 트랜지스터 파라미터가 동등하게 유용한 것은 아닙니다. 특히 선형 영역에서 Id-Vgd 측정값으로부터 도출된 전기적 양에 큰 비중이 두어졌다. 이러한 선택은 물리적 근거에 기반한다. 즉, 전하 운반체 이동도는 기계적 응력에 매우 민감하며, 선형 영역에서는 드레인 전류가 이동도 관련 변화를 더 직접적이고 분석적으로 파악하기 쉬운 관점을 제공하는데, 이는 속도 포화 및 기타 비선형 효과가 더 큰 역할을 하는 심포화 영역과는 대조적이다.
이것이 바로 선형 영역 드레인 전류가 응력 모니터링을 위한 주요 관측 변수 중 하나로 사용된 이유입니다. 이 변수는 물리적 해석 가능성, 기생 요소에 대한 민감도 감소, 그리고 측정 안정성 사이에서 유용한 균형을 제공합니다. 실질적으로 이는 전기적 데이터와, 국부 응력 및 이동도 변동을 기반으로 한 후속 물리적 해석 사이의 실험적 가교 역할을 합니다.
그럼에도 불구하고 특성 분석 과정에서는 더 광범위한 매개변수 집합이 사용된다. 측정치는 선형 및 포화 조건 모두에서 수행되었으며, 추출된 지표에는 Ioff, Ion, Vt, 서브스레숄드 스윙(subthreshold swing) 및 기타 전류와 저항 관련 수치들이 포함되었다. 이러한 풍부한 지표 집합은 모든 LLE 메커니즘이 동일한 방식으로 나타나는 것은 아니기 때문에 중요하다. 일부는 주로 이동도를 변화시키고, 다른 일부는 임계 전압을 이동시키며, 또 다른 일부는 기생 효과나 단채널 거동을 보다 간접적으로 변화시키기 때문이다.
5. 테스트 구조도 중요합니다: 왜 PMA가 올바른 선택이었을까요?
이 방법론은 장치의 배열뿐만 아니라, 장치에 접근하기 위해 사용되는 측정 구조의 설계에도 좌우된다. 단일 패딩 구조, 수동 어레이, 능동 어레이, 수동 매칭 어레이(PMA) 등 다양한 형태의 테스트 인프라가 평가되었다. 그중에서도 PMA는 면적 효율성, 측정 정확도, 신뢰성을 가장 잘 조화시킨다는 점에서 가장 선호되는 솔루션으로 부상했다.
이 선택은 겉보이는 것보다 훨씬 중요합니다. 첨단 노드 특성 분석에서 테스트에 사용되는 구조 자체도 방법론의 일부입니다. 면적을 지나치게 많이 차지하는 구조는 칩에 배치할 수 있는 유용한 반복 실험의 수를 줄입니다. 전기적 노이즈가 심한 구조는 결과의 통계적 신뢰도를 떨어뜨립니다. 제어된 국소 환경을 유지하지 못하는 구조는 관측된 변화를 특정 LLE 메커니즘에 기인하기 어렵게 만듭니다. PMA가 선택된 이유는 서로 다른 레이아웃 환경에 배치된 명목상 유사한 소자 간에 보다 견고하고 확장 가능한 비교를 지원했기 때문입니다.
PMA 프레임워크는 또한 비교 측정을 가능하게 했으며, 이는 LLE 분석에 특히 유용합니다. 이러한 효과는 하나의 DUT를 레이아웃 특징 하나만 다른 거의 동일한 기준 대상과 직접 비교할 때 식별하기가 더 쉬운 경우가 많습니다. 이러한 비교 논리는 전체 방법론 전반에 걸쳐 적용됩니다.
6. 자동화된 고속 특성 분석이 왜 필수적이었는가?
칩과 DOE가 정의되면 또 다른 과제가 대두됩니다. 바로 규모 문제입니다. 3만 개 이상의 소자를 포함하는 테스트 칩은 수동 워크플로우로는 효율적으로 특성 분석할 수 없습니다. 따라서 이번 측정 작업에서는 전기 신호 수집을 위한 pdFasTest®와 자동화된 데이터 수집 및 분석을 위한 Exensio®를 포함한 산업용 인프라를 활용하여 자동화된 고속 파라메트릭 테스트를 수행했습니다. 이를 통해 특성 분석 프로세스가 개별적인 측정 단계에서 체계적이고 재현 가능한 데이터 파이프라인으로 전환되었습니다.
측정은 선형 영역과 포화 영역 모두에서 수집된 Id-Vgs 스윕 데이터를 기반으로 수행되었으며, 이를 통해 주요 전기적 파라미터를 추출했습니다. 이후 분석 프로세스에서는 측정 결과를 레이아웃 설명자 및 공간 정보와 결합하여 CDF, 웨이퍼 맵 및 파라미터 보고서를 생성할 수 있게 했다. 이는 LLE 특성화가 항상 두 가지 질문에 동시에 답해야 하기 때문에 중요하다. 즉, 국소적인 기하학적 효과가 무엇인지, 그리고 그 효과가 더 광범위한 웨이퍼 수준 또는 공정 수준의 변동성과 비교했을 때 어느 정도 큰지이다.
또한 자동 추출 기술을 통해 수천 개의 관련 구조를 일관된 방식으로 평가할 수 있게 되었습니다. 연구 대상 효과 중 일부의 크기가 불과 몇 퍼센트에 불과할 때, 이러한 일관성은 매우 중요해집니다. 표준화된 데이터 수집 및 보고 체계가 없다면, 미미한 경향이 물리적으로 의미 있는 것인지, 아니면 단순히 분석 방식의 불일치로 인한 결과인지 파악하기가 훨씬 더 어려울 것입니다.
7. 통계적 견고성은 어떻게 보장되었는가?
이 방법론의 가장 큰 장점 중 하나는 통계적 견고성을 염두에 두고 설계되었다는 점이다. 소자 파라미터는 중앙값을 사용하여 분석되었으며, 실험 전반에 걸쳐 드레인 전류의 관측 표준편차는 대략 1.3% 미만, 임계 전압과 서브스레숄드 스윙의 경우 약 1.6% 미만으로 유지되었다. 이러한 수치는 체계적인 LLE 변동을 감지해야 하는 기준이 되는 배경 잡음 수준을 정의한다는 점에서 중요하다.
이것이 바로 레이아웃에 기인한 효과가 수 퍼센트 수준이며, 특정 레이아웃 특징이 있는 p형 소자의 경우 10%를 상회하기도 한다는 주장을 신뢰성 있게 제기할 수 있는 이유 중 하나입니다. 배경 변동성을 정량화하고 제어하면, 관측된 편차를 단순한 우연의 산물이 아닌 물리적 신호로 해석할 수 있게 됩니다. 이 방법론의 장점은 단순히 많은 소자를 측정한다는 데서만 오는 것이 아니라, 통계적으로 체계적인 방식으로 측정한다는 데 있습니다.
중간값, 재현성, 통제된 비교에 중점을 둔 이러한 접근 방식은 이후의 모델링 작업에도 중요한 의미를 갖습니다. 예측형 TCAD 또는 간결한 모델 프레임워크의 성능은 이를 보정하는 데 사용된 데이터의 질에 따라 결정됩니다. 실험적 기준 데이터에 잡음이 많거나 구조가 불완전하다면, 모델이 데이터에 잘 맞는 것처럼 보일지라도 물리적 타당성은 여전히 부족할 수 있습니다. 측정 방법론은 바로 이러한 함정을 피하기 위해 명시적으로 설계되었습니다.
8. 측정 결과는 물리적 해석에 어떻게 기여하는가?
이 방법론의 주요 강점은 단순히 전기적 관측에 그치지 않는다는 점입니다. 전체 특성 분석 흐름은 처음부터 물리적 해석과 이후의 모델 보정을 지원하도록 설계되었습니다. 그렇기 때문에 시험 구조물은 전기적 판독성뿐만 아니라 3D TCAD 기반 응력 시뮬레이션과의 호환성까지 고려하여 선정되었습니다. 실험 측면과 모델링 측면은 서로를 보완하도록 구축되었습니다.
이 점이 핵심입니다. 순전히 경험적 측정을 통해서는 어떤 레이아웃이 다른 레이아웃보다 성능이 더 좋거나 나쁘다는 사실만 알 수 있을 뿐, 왜. 반면, 여기에서 제시된 방법론은 실리콘에서 관찰된 전기적 경향을 응력 텐서 성분, 이동도 섭동, 기하학적 구조에 따른 공정 상호작용과 같은 물리적으로 의미 있는 변수들과 연결할 수 있도록 구축되었습니다. 바로 이것이 나중에 관찰을 넘어 예측으로 나아갈 수 있게 해주는 기반이 됩니다.
바로 그 때문에 주요 특성화 대상, 특히 ‘디퓨전 브레이크(Diffusion Break)’와 ‘게이트 컷(Gate Cut)’ 효과가 그토록 신중하게 선정되었습니다. 이는 임의로 정해진 레이아웃 특징이 아닙니다. 이 구조들은 첨단 핀펫(FinFET) 집적 공정에서 국부적인 응력 경계 조건을 변화시키는 바로 그 유형의 구조물이며, 따라서 레이아웃, 공정, 그리고 측정 가능한 전기적 거동 사이에 직접적인 연결 고리를 형성합니다.
9. 이 실험적 방법론은 궁극적으로 무엇을 가능하게 했는가?
이 실험적 프레임워크는 궁극적으로 몇 가지 중요한 성과를 이끌어 냈습니다. 첫째, 실리콘 상에서 개별 LLE 요인의 기여도를 체계적으로 분리할 수 있는 방법을 제공했습니다. 둘째, 3D TCAD 보정 및 검증을 뒷받침할 수 있을 만큼 신뢰도 높은 데이터를 산출했습니다. 셋째, 레이아웃 기하학적 구조에서 전기적 민감도로 이어지는 실용적인 경로를 확립했으며, 이는 PDK 개발, DTCO 및 공정 최적화와 직접적으로 연관되어 있습니다.
이것이 바로 이 접근 방식 전체에서 가장 가치 있는 측면 중 하나입니다. 이 방법론은 학문적으로 엄격할 뿐만 아니라 산업 현장에서도 실용적입니다. 이 방법론은 실제 기술 개발 과정에서 중요한 질문들에 답할 수 있도록 설계되었습니다. 어떤 레이아웃 특징이 유해한 응력 변동을 유발하는가? 어떤 소자가 가장 취약한가? 변동의 규모는 어느 정도인가? 제품 설계가 확정되기 전에 이러한 거동을 예측할 수 있는가? 그리고 이러한 예측을 설계자와 기술 담당자가 실제로 활용할 수 있는 지침으로 전환할 수 있는가?
그런 의미에서 특성 분석 방법론은 단순한 실험적 토대를 넘어, 이후의 모델링과 해석에 신뢰성을 부여하는 핵심 요소입니다. 실리콘 상에서 LLE를 확실하게 분리해 낼 수 있는 방법이 없다면, 예측 모델링을 시도하는 것은 어디까지나 추측에 그칠 수밖에 없습니다.
결론
이 시리즈의 첫 번째 글이 스트레스 관련 국소 레이아웃 효과(LLE)가 왜 중요한지에 대해 다뤘다면, 이번 두 번째 글은 이를 어떻게 의미 있게 측정할 수 있는지에 대해 다루고 있습니다. 핵심 메시지는 첨단 FinFET 노드에서 LLE 특성을 파악하는 데 있어 임의적인 트랜지스터 측정만으로는 충분하지 않다는 점입니다. 이를 위해서는 전용 실험 아키텍처가 필요합니다. 즉, 규모가 크고 신중하게 설계된 테스트 칩, 레이아웃 특징을 한 번에 하나씩 변경하는 DOE(설계 실험), 견고한 전기적 관측 변수, 자동화된 분석, 그리고 실제 체계적 효과와 배경 변동성을 구분할 수 있을 만큼 충분한 통계적 엄격성이 요구됩니다.
3만 개가 넘는 피시험 장치(DUT), 모듈식 레이아웃 인식 구조, 고속 파라메트릭 테스트, 통계적으로 제어된 추출 기법을 결합함으로써, 7nm 핀펫(FinFET) 기술에서 응력 관련 LLEs를 이해하기 위한 견고한 기반을 마련합니다.
이러한 실험적 토대가 마련되면, 다음 질문은 필연적으로 제기됩니다. 바로 이러한 실리콘 관측 결과를 어떻게 물리적 예측 모델로 전환할 것인가 하는 점입니다. 바로 이 지점에서 TCAD가 등장합니다.
다음은 무엇일까요?
다음 글에서는 실험적 특성 분석에서 모델 구축 단계로 넘어가, 측정된 거동을 재현하기 위해 3D TCAD 프레임워크를 어떻게 구축하고 보정했는지, 국부 응력 텐서를 어떻게 추출했는지, 그리고 레이아웃으로 인한 응력이 전기에 미치는 영향을 예측 모델링 프로세스로 어떻게 반영했는지에 대해 살펴보겠습니다.