在本系列的第一篇文章中，我介绍了核心问题：在先进的CMOS工艺中，晶体管的行为不再仅由标称尺寸决定。周围的布局同样至关重要。 相邻特征、局部几何结构以及工艺相关的应力场都可能扰动沟道，从而产生被称为局部布局效应（LLEs）的系统性波动。在现代FinFET工艺节点中，这些效应已对变异性、紧凑建模、DTCO以及良率优化设计产生了重要影响。
这自然引出了一个更棘手的问题：如何在硅片上实际测量布局相关效应（LLEs）？如果两个晶体管在电学特性上存在差异，如何判断其原因究竟是局部应力、栅极边缘邻近效应、寄生电阻、工艺波动，还是单纯的测量噪声？换言之，如何将布局环境的影响单独分离出来，而不将其与先进工艺节点内部发生的其他所有因素混为一谈？
答案始于实验设计。该研究基于一款采用商用7纳米FinFET工艺制造的高密度表征芯片，其中包含超过30,000个被测器件（DUT）。这些器件被排列在精心设计的模块中，旨在隔离特定的布局相关机制。 整体方法论融合了实验设计（DOE）策略、布局可控的测试结构、自动电气表征以及统计上稳健的数据分析。其目标不仅是测量大量器件，更是以一种便于后续建模和预测的方式，分离出各个布局相关效应（LLE）的贡献。
本文重点探讨了该实验方法：芯片的架构设计、选择特定电学观测量的原因、DOE（设计实验）的构建方式，以及如何设计测量流程以区分真正的布局驱动行为与背景波动。
1. 为什么难以分离变异性？
通过实验研究局部布局效应颇具挑战性，因为先进工艺节点上的晶体管变异性绝非由单一机制引起。 在实际的FinFET工艺中，电气特性可能受到应力、光刻相互作用、局部图案密度、阱区邻近效应、掺杂相关扰动、功函数变化、寄生电阻以及更广泛的工艺波动等因素的影响。如果目标是孤立研究某一特定效应（例如扩散中断的邻近效应或栅极切口的位置），则必须构建相应的实验流程，以确保布局相关的贡献能够清晰显现，而不被其他因素所掩盖。
正因如此，该测量策略基于受控差异化：每次仅改变一个布局属性，尽可能保持周围条件稳定，在芯片上复制结构，并利用统计聚合来揭示系统性趋势。其目标不仅是观察变化，更是将其分解。
对于与应力相关的局部电学效应（LLEs）而言，这一点尤为重要。机械应力在电学测量中无法直接观察到，必须通过设备参数在局部几何形状以受控且可重复的方式发生变化时的偏移情况来推断。因此，实验设计与电学测量本身同样重要。
2. 测试芯片是如何构建的，以隔离特定效应？
该表征平台是一款基于商用7纳米FinFET工艺实现的高密度测试芯片，其专用结构中分布着超过30,000个被测器件（DUT）。这种规模至关重要。如果目标是孤立那些细微但系统性的布局效应，那么仅靠少数几个器件是远远不够的。 您需要足够的重复性来比较多种布局场景，足够的控制力来维持具有实际意义的局部环境，以及足够的统计深度来区分确定性行为与随机波动。
因此，该芯片采用了模块化表征策略。与其试图一次性测量所有可能的变异源，不如将布局划分为针对特定LLE类别的专用模块。 我们构建了独立的模块，分别用于研究扩散中断邻近效应、栅极切割邻近效应、阱区或pn结边界效应、鳍间距以及多晶硅间距。这种模块化设计是该方法论最突出的特点之一，因为它允许在考虑更复杂的相互作用之前，相对独立地考察每种机制。
对被测器件（DUT）周围的局部环境进行了严格控制，以确保结构间的比较具有实际意义。其目的并非模仿任意的产品布局，而是构建具有代表性且可重复的局部环境，以便在其中改变单一几何参数并观察其对电路性能的影响。这一原则是整个方法论的核心。
3. 实验设计（DOE）的作用是什么？
测量流程的核心在于一种考虑布局因素的实验设计（DOE）。其指导原则非常明确：如果怀疑某项特定的布局特征会影响晶体管的行为，那么在尽可能保持局部环境其他条件恒定的情况下，必须以受控的方式改变该特征。在实践中，这意味着设计一系列结构，其中一个几何参数发生变化，而周围条件保持不变。
该方法被用于将主要的布局相关机制分解为更小、更易于处理的子问题。为此专门创建了若干模块，用于研究器件在靠近扩散中断区、栅极切口附近，或在不同的鳍间距和多晶硅间距条件下时的响应情况。 通过比较仅在某个目标特征上存在差异的被测器件（DUT），该方法能够将电流、阈值电压或亚阈值行为的变化归因于特定的几何原因，而非不受控的背景波动。
复制功能从一开始就已内置。相同的设计理念被应用于各类器件及不同阈值电压的器件，这不仅使得能够识别效应的存在，还能理解该效应在多大程度上取决于器件极性和工作模式。这也是数据明确显示p型器件比n型器件对应力相关的布局扰动敏感度显著更高的原因之一。
4. 为什么线性区域电流是最佳的应力监测器？
当目标是监测与应力相关的变化时，并非所有晶体管参数都具有同等价值。 研究特别强调了基于Id-Vgd测量所得的电学参数，尤其是在线性区域。这一选择具有物理依据：载流子迁移率对机械应力极为敏感，而在线性区域，漏极电流能比深度饱和区域更直接、更便于分析地反映与迁移率相关的变化——在深度饱和区域，速度饱和及其他非线性效应起着更大的作用。
正因如此，线性区漏极电流被用作应力监测的主要观测指标之一。它在物理可解释性、降低寄生敏感度以及测量稳定性之间实现了有益的平衡。从实际应用角度来看，它成为连接电学数据与后续基于局部应力和迁移率扰动的物理解释之间的实验桥梁。
尽管如此，特性分析流程仍采用了更全面的参数集。测量在线性与饱和条件下均进行了，提取的指标包括Ioff、Ion、Vt、亚阈值摆幅，以及其他与电流和电阻相关的参数。这一更丰富的参数集至关重要，因为并非所有LLE机制的表现形式都相同：有些主要扰动迁移率，有些改变阈值电压，还有些则更间接地改变寄生效应或短沟道行为。
5. 测试结构同样重要：为何PMA是正确的选择？
该方法不仅取决于器件的布局，还取决于用于访问这些器件的测量结构的设计。评估了多种测试基础设施形式，包括单垫片结构、无源阵列、有源阵列以及无源匹配阵列（PMA）。其中，PMA 成为首选方案，因为它在面积利用率、测量精度和可靠性方面实现了最佳平衡。
这一选择的重要性远超表面印象。在先进工艺节点的特性分析中，用于测试的结构本身就是方法论的一部分。占用面积过大的结构会减少芯片上可容纳的有效重复样本数量；而电气噪声较大的结构则会削弱结果的统计质量。 若结构无法维持受控的局部环境，则难以将观测到的偏移归因于特定的局部电场效应（LLE）机制。选择PMA（参数化模型分析）是因为它能够对置于不同布局环境中的名义上相似器件进行更稳健且可扩展的比较。
PMA 框架还支持比较性测量，这对 LLE 分析尤为有用。当将一个被测设备（DUT）与一个几乎完全相同的参考设备（两者仅在布局特征上存在差异）进行直接比较时，通常更容易识别这些效应。这种比较逻辑贯穿了整个方法论。
6. 为什么自动化高速表征至关重要？
一旦芯片和多元素光学元件（DOE）确定后，又面临新的挑战：规模问题。对于包含超过 30,000 个器件的测试芯片，无法通过手动工作流程进行高效表征。因此，此次测量工作依赖于自动化的高速参数测试，利用了包括 pdFasTest®（用于电气数据采集）和 Exensio®（用于自动数据采集与分析）在内的工业基础设施。这使得表征流程从孤立的测量转变为结构化且可重复的数据处理流程。
这些测量基于在线性区和饱和区采集的Id-Vgs扫描数据，并从中提取了关键电气参数。 随后，分析流程将测量结果与布局描述符及空间信息相结合，从而生成CDF、晶圆图和参数报告。这一点至关重要，因为LLE表征必须同时回答两个问题：局部几何效应是什么，以及该效应相对于更广泛的晶圆级或工艺级变异性而言有多大？
自动提取技术还使得能够以一致的方式评估数千种相关结构。当某些研究效应的幅度仅为几个百分点时，这种一致性就显得至关重要。如果没有标准化的数据采集和报告流程，就很难判断微小的趋势是具有物理意义，还是仅仅源于分析方法的不一致。
7. 如何保证统计稳健性？
该方法论的一大突出特点在于，其在设计之初就着眼于统计稳健性。设备参数采用中位数值进行分析，在各项实验中，漏极电流的观测标准差始终保持在约1.3%以下，阈值电压和亚阈值摆幅的观测标准差则保持在约1.6%以下。这些数值至关重要，因为它们界定了系统性LLE偏移必须被检测到的背景噪声底限。
这正是为何能够对布局引起的效应做出几百分比的可信结论，而在p型器件靠近某些布局特征处，该效应甚至可达10%以上。一旦量化并控制了背景波动，所观测到的偏移便可被解释为物理信号，而非零星的散点。该方法的优势不仅在于测量了大量器件，更在于以符合统计学规范的方式进行测量。
对中位数、重复实验和受控比较的重视，对于后续的建模工作同样至关重要。预测性TCAD或紧凑模型框架的质量，完全取决于用于校准它的数据。如果实验基线存在噪声或结构不佳，模型虽然看似吻合，但仍可能缺乏物理上的可信度。本研究的测量方法正是专门设计来避免这种陷阱的。
8. 测量结果如何为物理解释提供依据？
该方法论的一大优势在于，它不仅限于电学观测。整个表征流程从一开始就旨在支持物理解释及后续的模型校准。正因如此，测试结构的选择不仅考虑了电学可读性，还兼顾了与基于3D TCAD的应力模拟的兼容性。实验环节与建模环节的设计旨在相互支撑。
这一点至关重要。纯粹的实证测量可以告诉你某种布局的表现优于或劣于另一种，但并不一定能告诉你 原因。相比之下，本文所采用的方法论旨在将硅片上观测到的电学趋势，与应力张量分量、迁移率扰动以及几何依赖的工艺相互作用等具有物理意义的变量建立联系。正是这一点，使得我们后来能够超越单纯的观测，迈向预测。
这也正是为何主要表征目标——尤其是扩散中断和栅极截断效应——会被如此谨慎地选定。这些并非任意的布局特征，而是恰恰是那些能够改变先进FinFET集成中局部应力边界条件的结构，从而在布局、工艺与可测量的电学行为之间架起了一座直接的桥梁。
9. 这种实验方法最终实现了什么？
该实验框架最终取得了多项重要成果。首先，它提供了一种结构化的方法，用于分离硅片上各LLE项的贡献。其次，它生成了足够可靠的数据，可用于支持3D TCAD的校准与验证。第三，它建立了一条从布局几何到电气灵敏度的实用路径，这与PDK开发、DTCO以及工艺优化直接相关。
这是整个方法论最具价值的特点之一：该方法不仅在学术上严谨，而且在工业应用中极具实用价值。它旨在解答真实技术开发流程中至关重要的问题：哪些布局特征会引发有害的应力扰动？哪些器件最易受影响？偏移量有多大？在产品设计定稿前能否预测其行为？这些预测能否转化为可供设计师和技术人员参考的实用指南？
从这个意义上说，表征方法不仅是实验的基础，更是确保后续建模和解释具有可信度的关键。如果没有一种可靠的方法来分离硅片上的低能级（LLEs），任何预测性建模的尝试都将仅停留在推测层面。
结论
如果本系列的第一篇文章探讨了为何与应力相关的局部布局效应（LLE）至关重要，那么这第二篇文章将重点介绍如何以有意义的方式对其进行测量。 核心观点在于：在先进的FinFET工艺节点中，LLE的表征不能依赖于临时性的晶体管测量。这需要一套专门的实验架构：一个规模庞大且结构精心的测试芯片、一次只改变一个布局特征的实验设计（DOE）、可靠的电学观测指标、自动化分析，以及足够的统计学严谨性，以区分真实的系统性效应与背景变异性。
这一组合——包括超过30,000个被测器件（DUT）、支持模块化布局的结构、高速参数化测试以及统计控制的提取方法——为理解7纳米FinFET工艺中的应力相关临界电位（LLEs）奠定了坚实基础。
一旦建立了这一实验基础，接下来的问题便不可避免：如何将这些硅器件的观测结果转化为一个物理预测模型？这就是TCAD发挥作用的地方。
接下来会发生什么
在下一篇文章中，我们将从实验表征转向模型构建：探讨如何构建并校准三维TCAD框架以再现测量到的行为，如何提取局部应力张量，以及如何将布局引起的应力对电路性能的影响转化为预测性建模流程。