이 시리즈의 이전 글들은 두 가지 질문에 초점을 맞췄습니다. 바로, 왜 응력 관련 국소 레이아웃 효과가 첨단 CMOS에서 중요한지, 그리고 이를 어떻게 통제된 방식으로 측정하고 모델링할 수 있는지입니다. 다음 단계는 가장 중요한 단계입니다. 실리콘 데이터는 실제로 무엇을 보여주는가? 측정 흐름과 TCAD 프레임워크가 마련되면, 핵심 쟁점은 더 이상 레이아웃 의존적 스트레스가 존재하는지가 아니라, 그것이 소자 동작을 얼마나 크게 변화시키는지, 어떤 기하학적 구조가 가장 중요한지, 그리고 왜 어떤 소자는 다른 소자보다 훨씬 더 민감한지입니다.
이 답변은 기술적으로 흥미로울 뿐만 아니라 실용성도 매우 높습니다. 레이아웃에 따른 영향이 가장 크게 나타나는 곳은 채널의 국부적 기계적 경계 조건을 변경하는 구조물 주변, 특히 확산 차단부(Diffusion Breaks )와 게이트 커트(Gate Cuts) 부근입니다. 이러한 구조적 특징은 명목상 트랜지스터 치수가 변하지 않더라도 응력 분포를 충분히 변화시켜 드레인 전류와 임계 전압에 측정 가능한 변화를 일으킬 수 있습니다. 이 효과는 소자 유형에 따라 대칭적이지 않습니다. p형 FinFET은 일관되게 더 민감한 반응을 보이는 반면, n형 소자는 더 작고 복잡한 반응을 보입니다. 측정된 7nm 구조물에서 p형의 변동은 10%를 초과할 수 있으며, 일부 모델링 사례에서는 ±12%에 근접하는 반면, n형의 변동은 일반적으로 5% 미만입니다 .
이 글은 그러한 결과에 초점을 맞춥니다. 주요 LLE 메커니즘과 관련하여 어떤 현상이 관찰되었는지, PMOS와 NMOS가 왜 그렇게 다른 거동을 보이는지, 그리고 측정과 모델링을 결합한 분석 과정을 통해 전기적 변화의 배후에 있는 응력 물리학에 대해 어떤 사실이 밝혀졌는지를 설명합니다.
1. PMOS가 NMOS보다 왜 훨씬 더 전압에 민감한가?
이 연구에서 도출된 가장 명확한 결과 중 하나는 p형 FinFET이 n형 소자보다 국소적인 레이아웃 변동에 훨씬 더 민감하다는 점이다. 이는 전기적 데이터에서 직접 확인할 수 있으며, 조사된 주요 LLE 범주 전반에 걸쳐 일관된 양상을 보인다. 특정 레이아웃 특징 근처에서 p형 소자는 10% 이상의 드레인 전류 변화를 보이는 반면, n형 소자는 대개 훨씬 더 작은 변화를 나타낸다. 보다 광범위한 보정 분석에서 p형 소자의 반응은 대략 ±12%에 달하는 반면, n형 소자의 반응은 일반적으로 5% 미만으로 유지된다 .
이러한 비대칭성은 이 연구가 전달하는 가장 중요한 물리적 메시지 중 하나입니다. 이는 첨단 노드 레이아웃 민감도가 단순히 일반적인 의미에서의 기하학적 근접성 문제만이 아니며, 서로 다른 캐리어가 국부적 응력에 어떻게 반응하는지에 크게 좌우된다는 점을 보여줍니다. 전기적 데이터는 이를 즉각적으로 보여주지만, 응력 분석은 이를 더 깊이 있게 설명해 줍니다. PMOS의 거동은 종방향 응력 변화에 크게 좌우되는 반면, NMOS는 서로 부분적으로 상쇄될 수 있는 수직 및 횡방향 항을 포함한 보다 복합적인 응력 성분의 조합에 영향을 받습니다.
바로 이러한 차이 때문에 기하학적 관점에서 볼 때 미미해 보이는 일부 레이아웃 특성이 p형 소자에 비례하지 않는 큰 영향을 미칠 수 있습니다. 국부 응력장이 “적절한” 방향으로 교란되면 PMOS 전류가 급격히 변동할 수 있습니다. 반면 NMOS는 특정 응력 성분이 반응을 지배하는 경우가 없기 때문에, 반응이 더 미미하고 단조롭지 않은 양상을 보이는 경우가 많습니다.
2. 확산 단면이 어떻게 작은 기하학적 구조에서 큰 결과를 초래하는가?
이 연구에서 관찰된 가장 강력한 LLE 메커니즘 중에는 확산 차단(DB)과 관련된 것들이 있습니다. 이러한 구조는 활성 영역들 사이에 국소적인 격리를 제공하지만, 인근 트랜지스터가 겪는 기계적 환경도 변화시킵니다. 실제로, 확산 차단의 기하학적 구조와 인접성은 활성 영역 주변에서 응력이 발생하고 완화되는 방식을 변화시키며, 이러한 변화된 응력장은 채널 내의 전하 운반에 직접적인 영향을 미칩니다.
측정 결과에 따르면, 확산 단절 부근의 전기적 영향은 특히 p형 소자에서 두드러지게 나타납니다. 특정 확산 단절 구조 근처에 위치한 PMOS 트랜지스터는 구동 전류의 현저한 감소를 보이며, 실리콘에서는 약 10% 수준의 변동이 관찰되고, 정확한 레이아웃 조건에 따라 시뮬레이션에서도 더 뚜렷한 경향이 재현됩니다. 반면, NMOS 트랜지스터는 그 영향이 상대적으로 미미하여 변동 폭이 작고 경향도 명확하지 않습니다.
이는 단순히 물리적 거리의 문제가 아닙니다. 확산 차단부는 소스/드레인 응력원, 절연 구조물 및 주변 재료와 상호작용하는 방식으로 국부 응력 경계 조건을 변화시킵니다. 유익한 응력이 채널 성능과 더욱 밀접하게 연관된 PMOS의 경우, 이러한 응력장을 교란하면 상당한 전기적 성능 저하를 초래할 수 있습니다. 바로 이러한 이유로 확산 차단부는 본 연구 전체에서 응력 관련 LLE(저전력 성능) 저하의 가장 중요한 원인 중 하나로 부각됩니다.
3. 국소적 고립은 확산 단절 현상의 스트레스 상태를 어떻게 변화시키는가?
SDB와 DDB는 모두 트랜지스터를 전기적으로 절연하는 역할을 하지만, 이들의 기계적 구현은 제조 공정의 서로 다른 단계에서 이루어지기 때문에 발생하는 응력 환경이 크게 다릅니다. DDB는 핀 패터닝 직후, 즉 채널에 인위적인 응력이 가해지기 전인 공정 초기에 형성됩니다. 반면, 표준 셀 면적을 약 30% 절약하기 위해 도입된 SDB는 일반적으로 소스 및 드레인 영역이 에피택셜 성장된 후, 즉 응력이 이미 채널 내에 “갇혀” 있는 공정 후반부에 에칭된다.
PMOS 소자에서 SDB는 기계적 에너지의 급격한 방출 역할을 합니다. 실리콘-게르마늄(SiGe) 에피택셜 성장 이후에 절단이 이루어지기 때문에, 시스템은 높은 종방향 압축 응력을 유지하는 데 필요한 횡방향 구조적 지지력을 상실하게 됩니다. 이러한 기계적 “이완”이 성능 저하의 주된 원인입니다. 실리콘 데이터에 따르면, SDB 근처의 PMOS 소자는 선형 드레인 전류의 최대 15%까지 손실될 수 있는 반면, 미리 형성된 DDB는 이러한 성능 저하를 약 8%로 제한합니다.
TCAD 분석 결과, NMOS 소자의 물리적 메커니즘은 훨씬 더 복잡한 것으로 드러났다. 초기 단계에서 SDB 트렌치 에칭은 기존 채널 응력을 완화시켜 인장 상태로 전환시키며, 이는 전자 이동도에 유리한 영향을 미친다. 그러나 후속 공정 단계에서는 SDB 트렌치를 절연체 절연 재료로 채우는 작업이 이루어진다. 이 절연체 충진은 핀 측벽에 대해 새로운 반대 방향의 압축력을 가하게 된다. 최종 결과는 식각에 의한 완화 효과와 유전체에 의한 재압축 효과 사이의 미묘한 균형입니다. 이러한 상호 작용으로 인해 NMOS의 전류 변동 범위는 PMOS에 비해 훨씬 좁고 예측하기 어려운 -2%에서 +5% 사이로 제한됩니다.
이러한 연구 결과는 10nm 미만 공정에서 활성 영역의 국부적 형태와 레이아웃 내에서의 종결 방식이 단순히 단락을 방지하기 위한 기하학적 규칙이 아니라, 실질적인 기계 공학적 수단임을 입증합니다. SDB가 DDB보다 PMOS 성능을 훨씬 더 심각하게 저하시킨다는 사실을 파악함으로써, 설계-기술 공동 최적화(DTCO) 팀은 정보에 입각한 결정을 내릴 수 있습니다. 이들은 중요 경로의 속도를 유지하기 위해 DDB에 전략적으로 면적을 할당하는 한편, 변동성 상충이 허용되는 영역에서는 SDB를 활용해 면적을 절감할 수 있습니다.
4. 게이트 절단이 어떻게 금속 게이트를 응력 발생원으로 만드는가?
심층적으로 연구된 두 번째 주요 LLE 메커니즘은 게이트 컷(GC)과 관련이 있습니다. 언뜻 보면 게이트 컷은 레이아웃 수준의 종단 디테일처럼 보일 수 있습니다. 그러나 첨단 FinFET 집적 공정에서는 게이트 스택과 관련된 국소적인 기계적 경계 조건도 변화시킵니다.
‘대체 금속 게이트(Replacement Metal Gate)’ 공정에서, 작업 함수 금속과 주변 게이트 구조는 국부 응력장에 직접적인 영향을 미치므로, 게이트 커팅의 위치나 처리를 변경하면 채널에 가해지는 응력 상태가 달라질 수 있다. 실리콘 데이터에 따르면, 게이트 커팅 부근의 위치 변화는 측정 가능한 체계적인 변화를 초래하며, 이 역시 p형 소자에 훨씬 더 큰 영향을 미치는 것으로 나타났다.
확산 단절 현상과 마찬가지로, 특정 게이트 절단 조건에 근접한 PMOS 트랜지스터는 국부적인 응력 재분배에 따라 전류 성능이 뚜렷하게 저하되거나 향상되는 반면, NMOS의 반응은 그 정도가 더 미미하고 기하학적 구조에 더 크게 좌우된다. 보정된 3차원 분석은 이러한 경향을 재현하며, 이 현상이 순수한 정전기적 해석만으로는 설명될 수 없고 국부적인 기계적 응력장의 변화에 기인한다는 점을 확인해 준다.
게이트 컷은 레이아웃 설계에서 흔히 볼 수 있고 피할 수 없는 요소이므로, 이는 첨단 노드 설계에 있어 매우 중요한 결과입니다. 만약 게이트 컷이 트랜지스터의 응력에 측정 가능한 영향을 미칠 수 있다면, 이를 중립적인 종단점으로 간주할 수 없습니다. 게이트 컷은 변동성 문제의 일부가 되며, 결국 콤팩트 모델 및 DTCO 문제의 일부가 되기도 합니다.
5. 폴리 피치와 핀 피치: 변화 폭은 작지만 여전히 중요한 요소
이 연구는 확산 차단 및 게이트 절단 외에도 폴리 피치 및 핀 피치와 관련된 레이아웃 효과를 분석합니다. 이러한 메커니즘은 주로 스케일링, 라우팅 가능성, 집적도라는 맥락에서 논의되지만, 국소적인 주변 환경을 변화시켜 트랜지스터 주변에 가해지는 응력 및 기타 근접 효과가 분포되는 방식에 영향을 미치므로 소자 수준의 변동성 측면에서도 중요한 의미를 갖습니다.
측정 및 시뮬레이션 결과에 따르면, 이러한 피치 관련 효과는 실제로 존재하지만, 많은 경우 확산 차단(diffusion-break) 및 게이트 커트(gate-cut) 민감도만큼 지배적이지는 않은 것으로 나타났습니다. 이러한 효과의 중요성은 극적인 변화 자체에 있는 것이 아니라, 국소적인 환경을 조절하고 더 강력한 메커니즘과 상호작용하는 방식에 있습니다. 다시 말해, 폴리 피치와 핀 피치는 트랜지스터가 작동하는 광범위한 응력 환경의 일부이며, 비록 그 자체만으로는 항상 변동성의 가장 강력한 단일 요인은 아닐지라도 그렇습니다.
이러한 구분은 유용합니다. 이는 DB나 GC 와 같은 주요 응력 조절 인자들을, 배경 레이아웃 컨텍스트를 형성하는 보다 광범위한 기하학적 매개변수들과 구분하는 데 도움이 됩니다. 두 가지 모두 중요하지만, 그 중요성의 성격은 다릅니다. 데이터에서 가장 뚜렷하게 나타나는 특징은 채널의 응력 경계 조건을 가장 직접적으로 변화시키는 국소 구조들에서 비롯됩니다.
6. 폴리 피치와 핀 피치의 변동은 어떤 영향을 미치나요?
PMOS의 감도가 더 높다는 사실은 단순한 수치적 관찰에 그치지 않습니다. 여기에는 명확한 물리적 근거가 있습니다. 실리콘 및 TCAD 분석을 종합해 보면, 종방향 응력이 p형 응답에 가장 큰 영향을 미치는 요인임이 드러납니다. 확산 단절이나 게이트 절단 같은 국소적인 레이아웃 구조가 이 응력 성분을 교란시킬 경우, 정공 이동도에 미치는 영향이 전류에 상당한 변화를 일으킬 만큼 클 수 있습니다.
이 때문에 PMOS의 전류 변화는 NMOS의 변화보다 크기도 하고 단조로운 경향이 있습니다. 응력 변동이 불리한 방향으로 작용하기 시작하면, 이에 따른 전기적 손실이 뚜렷하게 나타납니다. 일부 조건에서는 이로 인해 10%를 훨씬 상회하는 전류 손실이 발생하기도 합니다. 반면 다른 경우에는 동일한 응력 민감성을 유리하게 활용할 수 있는데, 이것이 바로 변형 공학(strain engineering)이 역사적으로 PMOS 부스터로서 매우 효과적인 역할을 해온 이유입니다. 성능을 향상시키는 데 도움이 되는 바로 그 물리적 메커니즘이, 국소적인 기하학적 구조가 세심하게 제어되지 않을 경우 레이아웃에 기인한 변동성을 증폭시킬 수도 있습니다.
이는 또한 PMOS 결과가 데이터셋에서 가장 두드러지게 나타나는 이유를 설명해 줍니다. PMOS 결과가 단순히 “성능이 더 나쁘기” 때문이 아닙니다. PMOS는 레이아웃이 가장 크게 영향을 미치는 응력 요소와 더 직접적으로 연관되어 있기 때문입니다. 따라서 PMOS는 응력 모니터링 수단으로서 특히 유용하지만, 레이아웃 민감도를 간과할 경우 특히 위험할 수 있습니다.
7. NMOS의 응답이 왜 더 작고 더 복잡한가?
n형 반응은 더 작지만 무시할 수 있는 수준은 아닙니다. 데이터에 따르면 NMOS 트랜지스터는 일반적으로 동일한 레이아웃 변동에 대해 덜 민감하지만, 그 거동은 종종 직관적이지 않은 경우가 많습니다. 이는 관련 응력 반응이 단일 방향에 의해 지배되는 것이 아니라 여러 방향의 성분으로 분산되어 있기 때문입니다. 수직 및 횡방향 응력 항이 모두 영향을 미칠 수 있으며, 일부 기하학적 구조에서는 이 두 항이 부분적으로 상쇄되어 순 전기적 변위가 줄어들거나 추세가 덜 단조로워집니다.
이는 모델링 측면에서 중요한 시사점을 제공합니다. NMOS의 경우 단순히 “응력이 강해지거나 약해진다”는 식의 해석만으로는 종종 부족합니다. 측정된 응답을 설명하기 위해서는 해당 프레임워크가 응력 텐서를 분석하고, 각 성분이 레이아웃에 따라 어떻게 변화하는지 추적해야 합니다. 바로 이 때문에 3D TCAD 분해가 매우 중요한데, 이를 통해 NMOS의 감도가 낮다고 해서 해당 효과가 존재하지 않는 것은 아니라는 사실이 드러납니다. 이는 근본적인 물리적 현상이 더 광범위하게 분포되어 있어, 원시 전기 데이터에서는 그 영향이 덜 뚜렷하게 나타날 뿐이라는 것을 의미합니다.
이것이 바로 PMOS와 NMOS를 동일한 레이아웃 민감도 관점에서 다룰 수 없는 이유 중 하나이기도 합니다. 한쪽을 설명하는 데 도움이 되는 요인이 다른 쪽을 직접적으로 설명해주지는 않는 경우가 많습니다. 이러한 비대칭성은 사소한 세부 사항이 아니라, 이 연구에서 도출된 핵심적인 설계 교훈 중 하나입니다.
8. 실리콘 데이터와 3D TCAD 간의 협약이 왜 그토록 중요한가?
이 연구에서 가장 설득력 있는 결과 중 하나는 측정된 변화가 유의미할 뿐만 아니라, 보정된 3D TCAD 프레임워크를 통해 동일한 경향이 재현된다는 점이다. 실리콘 데이터와 시뮬레이션 간의 일치도는 PMOS와 NMOS 모두에서 매우 높으며, 특히 확산 차단(Diffusion Break ) 및 게이트 절단(Gate Cut ) 민감도 사례에서 두드러진다. 이러한 일치도는 관찰된 효과가 임의적인 측정 오류나 순전히 경험적인 이상 현상이 아니라, 국소적인 응력 환경이 초래한 물리적으로 해석 가능한 결과임을 보여주기 때문에 중요하다.
이 합의는 특히 n형 측에서 나타나는 일부 영향이 비교적 미묘하다는 점에서 더욱 의미가 깊습니다. 여러 레이아웃 조건에 걸쳐 결과의 부호, 크기, 비대칭성을 재현하는 것은 단일 명목 곡선과 일치시키는 것보다 훨씬 더 강력한 검증입니다. 이는 DOE(실험 설계), 실리콘 측정, TCAD 기반 응력 분석의 결합이 소자 수준에서 일어나는 현상을 설명할 수 있을 만큼 충분히 견고함을 보여줍니다.
이 점이 바로 후속 공정 연구에 신뢰성을 부여하는 이유이기도 합니다. 일단 이 프레임워크가 실리콘에서 발생하는 주요 LLE 메커니즘을 설명할 수 있음이 입증되면, 이를 바탕으로 공정 변수 및 집적화 변경 사항을 훨씬 더 확신 있게 탐구할 수 있게 됩니다. 그런 의미에서 가장 중요한 성과는 측정된 PMOS 민감도 그 자체뿐만 아니라, 동일한 민감도를 예측 가능하게 만들었다는 사실에 있습니다.
9. 이러한 결과는 DTCO 및 레이아웃 설계에 어떤 의미를 갖는가?
확산 단절부 및 게이트 절단부 주변에서 관찰되는 전기적 변화는 단순한 호기심의 대상이 아닙니다. 첨단 공정 노드에서 PMOS 전류의 10% 감소는 사소한 모델링 수정 사항이 아닙니다. 이는 적절히 고려되지 않을 경우 타이밍, 매칭, 설계 여유, 그리고 궁극적으로는 제품 동작에까지 영향을 미칠 만큼 충분히 큰 문제입니다. 즉, 이러한 LLEs(저전력 효과)는 실리콘 제작 후 디버깅 단계나 비공식적인 설계 직관 속에만 머물러서는 안 됩니다. 이는 셀 개발, 레이아웃 최적화, 그리고 콤팩트 모델 구축 과정에서 반드시 반영되어야 합니다.
이 부분에서 DTCO와의 연관성이 특히 중요해집니다. 레이아웃 집적화 기법은 면적과 집적도를 향상시키기 위한 것이지만, 이번 연구 결과에 따르면 특정 기하학적 설계 선택이 기계적 민감도를 증폭시킬 수도 있음이 밝혀졌습니다. 확산층이 단절되고 게이트 단자가 활성 영역에 더 가까워지면, 트랜지스터는 주변 영역과 더 강하게 결합하게 됩니다. 이는 면적 최적화와 변동성 제어 사이에 직접적인 상충 관계를 초래합니다.
실질적으로 이는 LLE를 고려한 설계가 더 이상 선택 사항이 아님을 의미합니다. 이번 연구 결과는 특히 PMOS 핵심 경로와 고성능 논리 구조의 경우, 레이아웃을 고려한 콤팩트 모델링, 응력을 고려한 PDK 개발, 그리고 실제 기계적 민감도를 반영하는 설계 규칙의 필요성을 뒷받침합니다.
이러한 데이터는 우리가 레이아웃을 바라보는 관점을 어떻게 바꾸는가?
이 결과들이 시사하는 가장 흥미로운 점 중 하나는 수치적인 측면보다는 개념적인 측면에 있다. 전통적으로 레이아웃은 공정 및 소자 물리학에 의해 이미 다른 곳에서 정의된 트랜지스터의 기하학적 표현으로 간주되는 경우가 많았다. 그러나 이번 연구 결과는 다른 방향을 제시한다. 즉, 레이아웃 자체가 물리학의 일부라는 것이다. 소자 주변의 국소 영역은 수동적인 배경이 아니다. 이는 채널 응력 상태에 직접적인 영향을 미치며, 결과적으로 전기적 응답에도 기여한다.
확산 단절과 게이트 절단은 흔히 볼 수 있고, 실제로 존재하며, 피할 수 없는 레이아웃 특성이라는 점에서 이 점을 특히 명확히 보여줍니다. 이는 특수한 공정 실험이 아닙니다. 이러한 현상이 측정 가능하고 예측 가능한 전류 변화를 일으킨다는 사실은, 레이아웃에 민감한 변동성이 첨단 공정 노드에서 예외적인 현상이 아니라 해당 기술의 구조적 특성임을 의미합니다.
이 아이디어는 아마도 전체 결과에서 도출할 수 있는 가장 중요한 설계 교훈일 것입니다. 레이아웃이 기계적 경계 조건이 되면, 트랜지스터의 변동성을 더 이상 명목상의 폭, 길이, 핀 수만으로는 설명할 수 없게 됩니다. 따라서 국소적 맥락은 물리적 해석과 설계 방법론 모두에 반영되어야 합니다.
결론
측정 및 모델링 통합 분석 결과, 매우 명확한 양상이 드러났다. 확산 차단(Diffusion Breaks )과 게이트 절단(Gate Cuts) 은 첨단 7nm FinFET 구조에서 가장 강력한 응력 관련 국소 레이아웃 효과 중 하나이며, 특히 p형 소자의 경우 그 영향이 매우 심각합니다. p형 소자의 경우 전류 변동이 10%를 초과할 수 있으며, 보정된 연구에서는 대략 ±12%에 달하는 것으로 나타났습니다. NMOS 소자는 전반적으로 덜 민감하지만, 여러 응력 요인이 반응에 기여하기 때문에 그 거동은 더 복잡합니다.
이러한 결과는 단순한 소자 특성 분석 그 이상의 의미를 지닙니다. 이 결과는 레이아웃에 따른 응력이 첨단 공정 노드의 변동성을 초래하는 실질적이고 예측 가능한 원인임을 보여주며, 가장 큰 영향을 미치는 요인들을 실험을 통해 분리해 낼 수 있고, 교정된 3D TCAD 프레임워크를 통해 그 기저에 있는 물리적 원리를 파악할 수 있음을 입증합니다. 이러한 요소들이 결합됨으로써, 국소적인 레이아웃 민감도는 더 이상 경험적으로만 다루어지는 골칫거리에서 벗어나, 분석하고 모델링하며 궁극적으로는 공학적으로 해결할 수 있는 문제로 전환됩니다.
LLE의 주요 메커니즘을 이해하게 되면, 다음 질문은 더욱 실질적인 차원으로 이어집니다. 즉, 어떤 조절 변수를 통해 이러한 효과를 개선하거나 악화시킬 수 있을까요? 바로 이 부분이 다음 논의의 주제입니다.
다음은 무엇일까요?
다음 기사에서는 레이아웃에 민감한 주요 결과에서 벗어나, 이를 조절하는 공정 변수들, 즉 게이트 컷 타이밍, 유전체 절연 재료, SDB 트렌치 폭, 스페이서 두께, 그리고 온도에 대해 살펴보겠습니다. 이러한 연구 결과는 공정 통합이 응력 관련 LLE 거동을 얼마나 크게 증폭하거나 약화시킬 수 있는지, 그리고 이것이 DTCO 및 공정 최적화에 왜 중요한지를 밝혀줍니다.