수십 년 동안 CMOS 기술의 발전은 두 가지 매우 강력한 개념에 의해 주도되었습니다. 무어의 법칙은 트랜지스터 집적도의 기하급수적인 증가를 설명했고, 데나드 스케일링은 트랜지스터 크기를 축소함으로써 성능 향상, 전력 소비 감소, 면적 축소를 동시에 달성할 수 있는 이유를 설명했습니다. 그 역사적 시기에는 스케일링을 통해 거의 “무료로” 얻을 수 있는 이점들이 드물게 결합되어 나타났습니다.
이제 그 시대는 지났습니다. CMOS가 나노미터 단위의 초미세 공정 시대에 접어들면서, 기하학적 축소만으로는 기존의 전력-성능-면적(PPA) 향상을 보장하기에 더 이상 충분하지 않게 되었습니다. 물리적 축소는 계속되었지만 그 효과는 점차 줄어들었고, 발전은 아키텍처 혁신, 공정 통합, 그리고 설계-기술 공동 최적화(DTCO)에 점점 더 의존하게 되었습니다. 다시 말해, 트랜지스터의 동작을 더 이상 명목상의 소자 치수만으로는 이해할 수 없게 된 것입니다.
이러한 변화의 가장 중요한 결과 중 하나는 주변 레이아웃 자체가 소자의 일부가 되었다는 점이다. 첨단 FinFET 기술에서 트랜지스터 주변의 국소적 기하학적 환경은 응력, 정전기력, 공정 의존적 상호작용을 통해 트랜지스터의 전기적 거동을 현저하게 변화시킬 수 있다. 이러한 효과 중에서도 응력과 관련된 국소 레이아웃 효과(LLE) 는 체계적 변동성의 특히 중요한 원인으로 부상했다.
이 주제는 본 박사 연구의 핵심으로, 실험 및 모델링 통합 프레임워크를 활용하여 상용 7nm FinFET 기술에서 응력에 의해 유발되는 LLE(전압-전류 특성 곡선)를 조사합니다. 이 연구는 30,000개 이상의 소자가 탑재된 고밀도 테스트 칩, 레이아웃에 따른 영향을 분리하기 위한 전용 실험 설계(DOE) 방법론, 그리고 실리콘 측정 결과와 교정된 3D TCAD 흐름을 기반으로 합니다. p형 소자의 경우, 일부 레이아웃 의존적 응력 변동이 10%를 초과하는 성능 편차를 유발하는 것으로 확인되었으며, 이는 첨단 공정 노드에서 국소적인 기하학적 구조가 트랜지스터 동작에 얼마나 큰 영향을 미칠 수 있는지를 잘 보여준다.
이번 첫 번째 글은 본 시리즈의 배경을 소개합니다. 이 글에서는 스트레스 관련 LLE(Low-Level Effects)가 왜 그토록 중요해졌는지, 이것이 ‘해피 스케일링(happy scaling)’의 종말과 어떻게 연결되는지, 그리고 왜 이 현상이 현재 소자 물리학, 콤팩트 모델링, DTCO(Digital Technology for Computation Optimization), 수율 중심 설계의 교차점에 위치하게 되었는지를 설명합니다. 이후 게시물에서는 측정 방법론, 모델링 프레임워크, 주요 실리콘 실험 결과, 그리고 향후 FinFET 및 GAA 기술에 미칠 시사점에 대해 더 깊이 있게 다룰 예정입니다.
1. 왜 “행복한 확장”은 더 가혹한 현실로 바뀌게 되었는가?
CMOS 미세화의 역사적 전망은 단순하면서도 강력했습니다. 트랜지스터를 더 작게 만들면 회로가 더 고집적화되고, 더 빨라지며, 에너지 효율도 높아진다는 것이었습니다. 이상적인 데나드(Dennard) 스케일링 하에서는, 0.7배의 대표적인 선형 축소만으로도 트랜지스터 면적을 약 절반으로 줄이는 동시에 지연 시간을 단축하고 동적 전력을 절감할 수 있었습니다. 이러한 조합은 기술 미세화에 대한 고전적인 PPA(성능-전력-면적) 관점의 토대가 되었습니다.
그러나 트랜지스터 크기가 극미세 나노미터 영역으로 진입함에 따라 이러한 유리한 환경은 점차 약화되었다. 단채널 효과, 누설 전류, 공급 전압 제약이 주요 요인으로 부상하자, 더 이상 기하학적 축소만으로는 성능 향상을 이끌어낼 수 없게 되었다. 그 시점부터 지속적인 발전은 공정 개선 기술, 신소재, 더욱 정교해진 소자 구조, 그리고 기술과 설계 간의 점점 더 적극적인 공동 최적화에 크게 의존하게 되었다.
이러한 변화는 단순한 역사적 부연 설명에 그치지 않습니다. 이는 과거에는 부차적이었던 변동성 메커니즘이 이제 핵심적인 요소로 부상한 이유를 설명해 줍니다. 마진이 더욱 좁아지고, 소자 구조가 3차원화되며, 레이아웃 집적화가 극도로 진행되는 오늘날의 환경에서는, 겉보기에는 사소한 기하학적 세부 사항조차도 측정 가능한 전기적 차이로 이어질 수 있습니다. 바로 이러한 환경에서 ‘국소 레이아웃 효과(Local Layout Effects)’가 결정적인 요소로 부각되는 것입니다.
2. 왜 첨단 공정에서 기계적 응력이 그토록 중요한가?
기계적 응력은 오랫동안 첨단 CMOS 기술에서 가장 유용하면서도 미묘한 물리적 제어 수단 중 하나로 여겨져 왔다. 변형 공학과 관련된 응력 수준에서 실리콘은 여전히 탄성 영역에 머무르는데, 이는 기계적 변형이 영구적인 결정학적 손상을 유발하지 않으면서도 반도체 밴드 구조를 가역적으로 변화시킨다는 것을 의미한다. 이로 인해 발생하는 가장 중요한 전기적 결과는 전하 운반체 이동도의 변화이다.
이러한 이동도 반응은 등방성이 아닙니다. 실리콘에서 응력의 영향은 결정 방향, 전류 방향, 그리고 전하 운반체 유형에 따라 크게 달라집니다. 이는 첨단 FinFET 로직 기술에 널리 사용되는 (100) 방향 웨이퍼의 경우 특히 중요한 사항입니다. 전자와 정공은 응력에 대해 서로 다른 반응을 보이며, 이러한 비대칭성은 변형 공학이 CMOS 최적화에서 그토록 중요한 도구로 자리 잡게 된 이유 중 하나입니다.
실질적으로 볼 때, p형 소자는 n형 소자보다 응력에 의한 이동도 변화에 더 민감한 경우가 많습니다. 이 점은 본 논문의 핵심이기도 합니다. 실리콘 측정 결과와 TCAD 분석에 따르면, p형 FinFET은 국부적인 응력 변동에 훨씬 더 민감하며, 특정 구성에서는 레이아웃에 따른 변동 폭이 10%를 초과하기도 하는 반면, n형 소자는 일반적으로 반응 폭이 더 작고 때로는 더 복잡한 양상을 보입니다.
따라서 스트레스는 단순히 신체적 배경 효과에 그치는 것이 아닙니다. 스트레스는 기회이자 부담입니다. 즉, 의도적으로 활용해 이동성을 향상시킬 수 있는 도구인 동시에, 배치 환경과 결합될 경우 원치 않는 변동성의 원인이 되기도 합니다.
3. 설계된 변형이 어떻게 의도하지 않은 응력으로 변하는가?
반도체 업계는 수년 동안 의도적으로 응력을 활용해 왔습니다. 초기 변형 공학 접근법에서는 웨이퍼 수준에서 격자 불일치를 활용했는데, 예를 들어 이완된 SiGe 버퍼 위에 실리콘을 성장시켜 유익한 전역 변형을 유도하는 방식이었습니다. 이러한 방법은 평면 기술과 이후의 FD-SOI에서 효과적이었으나, 고차원 3차원 아키텍처에서는 그 효율성이 명확하지 않게 되었습니다.
비평면 소자에서 이동도 이점을 지속적으로 확보하기 위해 업계는 보다 국소적인 응력 제어 기법으로 눈을 돌렸다. 대표적인 예로는 내장형 에피택셜 소스/드레인 응력 발생 소자, 접촉 에칭 정지층(CESL), 응력 기억 기법(SMT) 등이 있다. 이러한 접근 방식은 채널의 국소적 기계적 환경을 의도적으로 변경하는 것으로, 이상적인 데나드(Dennard) 법칙이 더 이상 성립하지 않게 된 이후에도 CMOS의 미세화가 지속될 수 있도록 한 광범위한 기술 수단의 일부이다.
하지만 응력이 소자 최적화의 핵심 요소가 되면, 피할 수 없는 의문이 제기됩니다 . 바로 국부적인 레이아웃이 의도치 않게 그 응력 분포를 변화시킬 경우 어떤 일이 벌어질까 하는 것입니다. 바로 여기서 ‘국부 레이아웃 효과(Local Layout Effects)’가 시작됩니다. 설계자가 의도적으로 추가적인 ‘응력 요인’을 도입하지 않더라도, 인접한 활성 영역, 절연 구조, 게이트 종단부, 접점 배치, 그리고 국부적인 패턴 밀도 등이 모두 트랜지스터 채널에 가해지는 응력 분포에 영향을 미칠 수 있습니다.
‘인위적으로 설계된 변형 ’과 ‘배치 요인에 의한 응력 변동’을 구분하는 것은 매우 중요합니다. 전자는 설계상 의도된 것으로 유익한 반면, 후자는 상황에 따라 달라지며 직접적으로 파악하기 어려운 경우가 많고, 도면상 치수가 동일한 트랜지스터들 사이에서도 측정 가능한 장치 간 차이를 초래할 수 있습니다.
4. 로컬 레이아웃 효과(LLE)란 정확히 무엇인가?
로컬 레이아웃 효과(LLE)는 명목상 치수 자체보다는 주변 레이아웃 환경에서 기인하여 발생하는, 트랜지스터의 전기적 거동에 나타나는 체계적이고 패턴에 의존적인 변동 현상입니다. 이는 임계 전압, 구동 전류, 서브스레숄드 거동과 같은 파라미터에 영향을 미칠 수 있습니다. 순전히 무작위적인 변동 요인과는 달리, LLE는 원칙적으로 결정론적입니다. 즉, 이는 단순한 ‘노이즈’가 아니라, 근본적인 물리적 원리와 공정 의존성을 충분히 이해한다면 특성화 및 모델링이 가능한 현상입니다.
첨단 FinFET 기술에서는 여러 종류의 레이아웃 요소가 국부 응력원(LLE) 역할을 할 수 있습니다. 활성 영역의 기하학적 구조와 인접 구조물과의 거리는 국부 응력장을 변화시킬 수 있습니다. 게이트 종단부와 라인 끝단의 위치는 정전기적 거동과 기계적 경계 조건 모두에 영향을 미칠 수 있습니다. 웰 에지와의 근접성은 국부 도핑 분포를 교란시킬 수 있으며, 접점 배치는 기생 저항에 영향을 줄 뿐만 아니라 인근의 공정 유발 응력장에도 영향을 미칠 수 있습니다.
FinFET에서는 채널이 본질적으로 3차원 구조를 띠고 있으며, 게이트 스택, 소스/드레인 통합 구조, 스페이서, 절연 구조 등이 모두 밀접하게 결합된 기계적 환경을 형성하기 때문에, 이러한 상호작용은 평면 소자보다 훨씬 더 복잡해집니다. 본 논문에서 가장 심도 있게 연구된 두 가지 LLE 메커니즘은 확산 차단(Diffusion Break) 관련 효과와 게이트 절단(Gate Cut) 관련 효과이며, 이 두 가지 모두 국부 응력을 조절하고 소자 특성에 상당한 영향을 미치는 것으로 밝혀졌습니다.
이 때문에 LLE는 단순한 모델링상의 골칫거리로 볼 것이 아니라, 현대적인 소자 아키텍처와 공정 통합에서 비롯된 새로운 특성으로 이해하는 것이 가장 타당합니다. 소자가 점점 더 3차원화되고 레이아웃이 더욱 촘촘해짐에 따라, 트랜지스터는 주변 환경의 영향을 점점 더 강하게 ‘느끼게’ 됩니다.
5. DTCO는 왜 LLE의 중요성을 줄이는 것이 아니라 오히려 더 강조하는가?
피치 축소만으로는 더 이상 밀도 향상을 지속하기 어려워짐에 따라, 설계 기술 공동 최적화(DTCO)가 주요 해결책 중 하나로 부상했습니다. 최신 공정 노드에서는 접촉 폴리 피치, 핀 피치 또는 메탈 피치를 단순히 축소하는 데만 의존하는 대신, 셀 아키텍처, 트랜지스터 배치, 배선 자원 및 설계 규칙을 종합적으로 재검토함으로써 면적 효율을 지속적으로 개선하고 있습니다.
대표적인 예로 인텔 7에서 인텔 4로의 전환을 들 수 있는데, 이때 달성된 전체 집적도 향상은 피치 축소만으로는 설명할 수 없었습니다. 인텔은 물리적 스케일링과 함께 표준 셀 높이 감소, 핀 밀도 감소, 확산 분리 간격 축소 등 DTCO(Design-Driven Technology and Process Optimization) 기반의 변화를 결합함으로써, 현대적인 집적도 향상이 기하학적 구조와 아키텍처 양쪽에서 비롯된다는 점을 보여주었습니다.
그러나 이러한 전략들은 동시에 레이아웃 민감도를 더욱 악화시키기도 합니다. 확산 영역이 좁아짐에 따라 게이트 절단면, 절연 경계면 및 기타 인접 구조물들이 활성 채널에 더 가까이 위치하게 되면서, 이들이 미치는 기계적·전기적 영향이 더욱 커집니다. 한때 상대적으로 안전한 거리에 위치했던 구조물들이 이제는 트랜지스터의 유효 상호작용 영역 내에 들어오게 되는 것입니다. 다시 말해, 면적 축소를 회복하는 데 도움이 되는 바로 그 기술들이 LLE를 증폭시킬 수도 있습니다.
이것이 본 논문의 핵심 메시지 중 하나입니다. 즉, DTCO와 LLE 민감도는 밀접하게 연관되어 있습니다. 국부적 기하학적 구조가 응력에 어떤 영향을 미치는지 이해하지 못한 채 레이아웃 압축을 무리하게 추진할 경우, 그 대가는 나중에 설명할 수 없는 변동성, 매칭 성능 저하, 또는 설계 여유 감소의 형태로 나타날 수 있습니다. 따라서 응력을 고려한 DTCO와 LLE를 고려한 압축 모델링은 선택적인 개선 사항이 아니라, 첨단 노드 개발에 있어 필수적인 요소입니다.
6. 핀펫(FinFET)은 어떻게 한 가지 문제를 해결했다가 또 다른 문제를 야기하게 되었는가?
평면형 MOSFET에서 핀펫(FinFET)으로의 전환은 공정 미세화가 나노미터 영역으로 깊숙이 진행됨에 따라 정전기적 제어 능력을 회복해야 할 필요성에 의해 주도되었습니다. 멀티게이트 아키텍처는 평면형 소자보다 채널을 훨씬 더 효과적으로 제어할 수 있어 누설 전류를 줄이고 CMOS 공정의 미세화를 한 세대 더 연장할 수 있게 해주었습니다.
그러나 핀펫(FinFET)으로의 전환은 훨씬 더 복잡한 기계적 환경을 초래하기도 했다. 핀 형상, 게이트 스택, 절연 구조, 소스/드레인 응력 요인, 그리고 국부적인 패턴 밀도가 결합되어 평면 소자보다 이해하기 훨씬 어렵고 추상화하기도 훨씬 더 힘든 3차원 응력 지형을 형성한다. 따라서 정전기적 특성을 개선한 바로 그 아키텍처의 변화가, 응력 관련 레이아웃 효과를 구조적으로 더욱 중요한 문제로 만들었다.
앞으로 업계는 나노시트 소자와 같은 게이트-올-어라운드(GAA) 아키텍처로 나아가고 있습니다. GAA 구조는 채널을 사방에서 게이트 소재로 둘러싸서 정전기 제어 성능을 한층 더 향상시키며, 수평 방향의 핀 증설을 계속하는 대신 수직 방향으로 채널을 적층함으로써 미세화를 가능하게 합니다. 인텔의 RibbonFET와 다른 제조사들의 유사한 GAA 방식은 이러한 전환을 반영하고 있습니다.
동시에, 인텔의 18A 공정에서 적용된 ‘PowerVia’와 같은 백사이드 전원 공급 방식과 같은 첨단 상호 연결 기술 혁신이 트랜지스터 주변의 레이아웃 및 라우팅 환경을 변화시키고 있습니다. 이와 병행하여, 고수차(High-NA) EUV는 단일 노광 해상도와 오버레이 성능을 개선함으로써 패터닝 능력을 확장하고 있으며, ASML은 0.55-NA 시스템에서 8nm 해상도를 보고했고, imec/ASML은 단일 노광으로 20nm 미만의 피치 패터닝을 시연했습니다. 이러한 발전은 밀도 향상을 가능하게 할 것이지만, 동시에 패턴 정확도, 공정 제어, 그리고 레이아웃에 따른 변동성 관리가 더욱 중요해질 것입니다.
따라서 장치 아키텍처가 진화하고 있지만, 핵심 교훈은 여전히 동일합니다. 즉, 스케일링이 더욱 3차원적으로 진행되고 상호 최적화가 강화됨에 따라, 로컬 컨텍스트의 중요성이 더욱 커진다는 점입니다. 오히려 GAA 시대에는 문제가 더 복잡해질 뿐, 단순해지지는 않을 것입니다.
7. 예측 모델링이 더 이상 선택 사항이 아닌 이유는 무엇인가?
LLE가 소자의 전류, 임계 전압, 나아가 회로 타이밍이나 전력 소비에 영향을 미칠 만큼 커지면, 시뮬레이션에서 이를 반영해야 합니다. 즉, 이러한 영향은 공정 상식이나 실리콘 제작 후 디버깅 단계에만 국한되어서는 안 되며, SPICE 호환 소형 모델과 변동성을 고려한 설계 흐름으로 전환되어야 합니다.
응력 관련 LLE를 예측하기 위한 프레임워크는 서로 긴밀하게 연결된 여러 단계를 필요로 합니다. 첫째, 에피택셜 영역, 게이트 재료, STI, CESL 등 관련 변형 원인에 대한 현실적인 가정을 바탕으로, 완전한 응력 텐서 해상도를 갖춘 공정 인식 기계적 시뮬레이션을 통해 국부 응력장을 추출해야 합니다. 둘째, 해당 응력 정보는 웨이퍼 방향, 전류 방향, 캐리어 유형 및 소자 구조를 고려하는 압전저항 이동도 모델을 통해 전기적 영향으로 변환되어야 합니다. 셋째, 이러한 물리적 민감도를 설계자가 회로 수준에서 실제로 활용할 수 있는 레이아웃을 고려한 간결한 모델 매개변수로 추상화해야 합니다. 마지막으로, 개별 레이아웃 효과를 분리하기 위해 특별히 설계된 전용 실리콘 측정 결과를 바탕으로 전체 프레임워크를 검증해야 합니다.
이것이 바로 본 논문이 취한 방향이다. 본 연구는 고밀도 7nm FinFET 테스트 칩에 대한 체계적인 측정 결과와 보정된 3D TCAD 프레임워크를 결합하여, 그 결과로 도출된 민감도를 이동도 및 임계 전압 변화와 같은 간결한 모델 관련 매개변수로 매핑한다. 이 연구의 목적은 단순히 관측된 현상을 사후적으로 설명하는 데 그치지 않고 , DTCO, PDK 개발, 공정 튜닝 및 수율 고려 설계 의사결정을 지원할 수 있는 예측 방법론을 구축하는 데 있다.
레이아웃 특징 간 간격이 좁아지고 공정 복잡성이 증가함에 따라, 이러한 모델의 가치는 더욱 커지고 있습니다. 첨단 공정 노드에서는 변동성 예측, 설계 견고성, 물리적 검증 및 시장 출시 기간 단축을 위해 정확한 LLE 특성 분석이 필수적 요소로 부상하고 있습니다.
8. 논문의 핵심 주장
이 연구 전체를 한 문장으로 요약해야 한다면, 다음과 같을 것입니다:
첨단 FinFET 기술에서 레이아웃은 더 이상 단순히 소자의 마스크 수준에 대한 설명에 그치지 않습니다. 이는 소자 물리학의 일부입니다.
바로 이러한 이유로 응력 관련 LLE(미세 구조 변형) 현상에 주목해야 합니다. 이는 트랜지스터 아키텍처, 공정 집적화, 기계적 응력, 간결한 모델링, 회로 수준의 변동성을 하나의 문제로 통합합니다. 또한 이는 ‘행복한 스케일링(happy scaling)’ 시대의 종식이 반도체 공학의 사고방식을 어떻게 변화시켰는지를 보여주는 가장 명확한 사례 중 하나입니다. 즉, 성능 향상은 더 이상 미세 구조의 축소만으로 이루어지는 것이 아니라, 과거에는 무시할 수 있을 정도로 미미했던 상호작용을 이해하고 제어함으로써 이루어진다는 점입니다.
본 연구에서는 실리콘 특성 분석, 레이아웃 기반 DOE(설계 실험), 응력 시뮬레이션, 전기적 모델링을 결합하여 문제를 해결하며, 특히 물리적으로 의미 있는 효과를 규명하고 이를 실행 가능한 설계 및 공정 지침으로 전환하는 데 중점을 두고 있습니다. 이러한 결합이 바로 이 주제를 특히 흥미롭게 만드는 요소입니다. 이는 기초 소자 물리학과 산업적 실용성 사이의 경계 지점에 정확히 위치해 있기 때문입니다.
결론
공격적인 DTCO(다이렉트 트랜지스터 제어), 3차원 소자 구조, 지속적인 피치 축소의 복합적인 영향으로 인해, 응력에 의한 국소 배선 효과(LLE)는 단순한 부차적 보정 사항에서 핵심적인 설계 및 모델링 과제로 부상했습니다. 실리콘 내 기계적 응력에 대한 캐리어 이동도의 강한 방향 의존성과 현대적인 FinFET 공정 집적화로 인해 발생하는 복잡한 응력 분포로 인해, 정확하고 실험적으로 검증된 LLE 모델링은 필수 불가결한 요소가 되었습니다.
첨단 CMOS 기술에서 LLE 특성 분석은 더 이상 선택 사항이 아닙니다. 이는 변동성을 고려한 PPA 최적화의 필수 조건이 되었으며, 기존의 ‘해피 스케일링(happy-scaling)’ 영역을 넘어선 미세 공정의 핵심 동력이 되었습니다.
다음은 무엇일까요?
다음 글에서는 ‘왜’라는 질문에서 ‘어떻게’로 주제를 옮겨보겠습니다. 즉, 응력, 정전기, 무작위 변동성을 혼동하지 않으면서 최신 FinFET 공정에서 로컬 레이아웃 효과(LLE)를 실험적으로 분리하는 방법은 무엇일까요? 이를 통해 본 논문에 제시된 특성 분석 방법론의 핵심인 테스트 칩 아키텍처, 레이아웃 DOE(실험 설계), 그리고 실리콘 상에서 개별 LLE 요인의 기여도를 분리하기 위해 사용된 측정 전략을 살펴보게 될 것입니다.