几十年来，CMOS技术的进步一直由两个极具影响力的理念所驱动。摩尔定律揭示了晶体管密度的指数级增长，而丹纳德缩放定律则解释了为何缩小晶体管尺寸能够同时提升性能、降低功耗并缩减面积。在那段历史时期，工艺缩放几乎“不费吹灰之力”就带来了这种罕见的综合效益。
那个时代已经一去不复返了。随着CMOS技术步入深度纳米时代，仅靠几何尺寸的缩小已不足以保证传统的功耗-性能-面积（PPA）提升。物理尺寸的缩小仍在继续，但收益递减，技术进步越来越依赖于架构创新、工艺集成以及设计与工艺协同优化（DTCO）。换言之，仅凭器件的名义尺寸已无法理解晶体管的行为。
这一转变最重要的后果之一在于，周围的布局本身已成为器件的一部分。在先进的FinFET技术中，晶体管周围的局部几何环境会通过应力、静电以及与工艺相关的相互作用，显著改变其电学行为。在这些效应中，与应力相关的局部布局效应（LLEs）已成为系统性变异性的一个特别重要的来源。
本课题是该博士研究的重点，旨在通过结合实验与建模的框架，研究商用7nm FinFET工艺中应力诱导的线性电学效应（LLEs）。该研究基于一款包含超过30,000个器件的高密度测试芯片，采用专门的实验设计（DOE）方法来隔离布局相关效应，并运用了经过硅片测量校准的3D TCAD流程。 研究发现，在p型器件中，某些与布局相关的应力扰动会导致性能波动超过10%，这凸显了在先进工艺节点上，局部几何结构对晶体管行为具有显著影响。
本文作为本系列的首篇，旨在为后续内容铺垫。文中阐述了与应力相关的LLEs为何变得如此重要，它们与“快乐缩放”时代的终结有何关联，以及为何它们如今处于器件物理学、紧凑建模、DTCO和良率感知设计这几个领域的交汇点。后续文章将深入探讨测量方法、建模框架、主要的硅片实验结果，以及这些发现对未来FinFET和GAA技术的影响。
1. 为什么“快乐扩展”让位于更严峻的现实？
CMOS工艺缩放的历史性承诺简单而有力：只要将晶体管做得更小，电路就会变得更密集、更快、更节能。在理想的丹纳德缩放模型下，一次典型的线性缩放（缩小至0.7倍）不仅能将晶体管面积缩减至约一半，还能改善延迟并降低动态功耗。这种综合效应成为了技术缩放经典PPA（性能、功耗、面积）视角的基础。
但随着晶体管尺寸进入深纳米尺度领域，这种有利局面逐渐减弱。一旦短沟道效应、漏电流和供电电压限制成为主导因素，仅靠几何尺寸的缩小就无法再获得进一步的性能提升。此时，技术的持续进步更多地依赖于工艺增强技术、新材料、更复杂的器件结构，以及工艺与设计之间日益紧密的协同优化。
这一转变绝非仅仅是历史的注脚。它解释了为何曾经次要的变异机制如今变得至关重要。在边距日益缩小、器件结构呈现三维化、布局紧凑化趋势日益加剧的背景下，看似微不足道的几何细节可能会演变为可测量的电气差异。这正是局部布局效应变得至关重要的环境。
2. 为什么机械应力在先进工艺节点中如此重要？
在先进CMOS技术中，机械应力长期以来一直是最实用且最微妙的物理调控手段之一。对于与应变工程相关的应力水平而言，硅仍处于弹性区域，这意味着机械变形会以可逆的方式改变半导体的能带结构，而不会引入永久性的晶体损伤。其最重要的电学影响是载流子迁移率的变化。
这种迁移率响应并非各向同性的。在硅材料中，应力的影响在很大程度上取决于晶体取向、电流方向以及载流子类型。这一点对于(100)取向的晶圆尤为重要，这类晶圆在先进的FinFET逻辑技术中得到了广泛应用。电子和空穴对应力的响应方式不同，这种不对称性正是应变工程成为CMOS优化中如此重要工具的原因之一。
实际上，p型器件通常比n型器件对应力引起的迁移率变化更为敏感。这一观点在论文中也占据了核心地位：硅片测量和TCAD分析表明，p型FinFET对局部应力扰动的敏感度显著更高，在特定布局中，其因布局而异的波动幅度可超过10%，而n型器件通常表现出较小且有时更为复杂的响应。
因此，压力不仅仅是一种背景性的生理效应。它既是机遇，也是负担：既是一种可以有意识地用来提升机动性的工具，又会在与布局环境相结合时，成为导致不必要变异性的根源。
3. 人为应变如何转化为非预期应力？
多年来，半导体行业一直有意利用应力。早期的应变工程方法利用晶圆级晶格失配（例如在松弛的SiGe缓冲层上生长硅）来诱导有益的整体应变。这些方法在平面技术中以及后来的FD-SOI技术中都很有效，但在高度三维架构中，其效率就不再那么直观了。
为了在非平面器件中继续获得迁移率优势，业界转而采用更局部的应力技术。例如，嵌入式外延源极/漏极应力源、接触蚀刻停止层（CESL）以及应力记忆技术（SMT）。这些方法旨在有针对性地改变沟道局部机械环境，是更广泛技术手段的一部分，正是这些手段使得CMOS在理想丹纳德行为失效后仍能继续缩放。
但一旦应力成为器件优化的关键因素，一个不可避免的问题随之而来：当局部布局无意中改变了应力场时，会发生什么？这就是局部布局效应的由来。即使设计者并未刻意引入额外的“应力源”，相邻的有源区、隔离结构、栅极终端、接触点布局以及局部图案密度，都可能扰乱晶体管沟道所承受的应力分布。
区分“人为施加的应变”与“布局引起的应力变化”至关重要。前者是设计中刻意为之且有益的；后者则取决于具体情况，往往难以直接观察，甚至会在尺寸完全相同的晶体管之间产生可测量的器件间差异。
4. 所谓局部布局效应（LLEs）究竟是什么？
局部布局效应是指晶体管电学行为中系统性的、与图案相关的变化，这些变化源于周围的布局环境，而非仅由标称尺寸决定。它们会影响阈值电压、驱动电流和亚阈值行为等参数。与纯粹的随机变异源不同，局部布局效应在原理上具有确定性，这意味着它们不仅仅是“噪声”，而是可以被表征和建模的现象——前提是必须充分理解其背后的物理机制和工艺依赖性。
在先进的FinFET技术中，若干类布局特征可作为局部应力源。活性区的几何形状及其与邻近结构的距离会改变局部应力场。栅极终止点和线端位置既会改变静电行为，也会改变机械边界条件。阱边缘的邻近性会扰动局部掺杂分布，而接触点的布置不仅会影响寄生电阻，还会扰动附近的工艺诱导应力场。
与平面器件相比，FinFET中的这些相互作用要复杂得多，这是因为其沟道本质上是三维的，且栅极堆栈、源极/漏极集成、间隔层和隔离结构共同构成了一个紧密耦合的机械环境。在该论文中，研究最深入的两种LLE机制是与扩散中断相关的效应和与栅极切口相关的效应，研究表明这两种效应都会调节局部应力，并对器件特性产生显著影响。
正因如此，我们不应将LLEs视为孤立的建模难题，而应将其视为现代器件架构与工艺集成所产生的涌现特性。随着器件日益向三维化发展，布局也变得越来越紧凑，晶体管对周围环境的影响也日益显著。
5. 为什么DTCO让LLE变得更加重要，而不是不那么重要？
当仅靠缩小间距已无法满足需求时，设计技术协同优化（DTCO）已成为持续提升集成密度的主要途径之一。现代工艺节点不再仅依赖于缩小接触聚硅间距、鳍片间距或金属层间距，而是通过重新审视单元架构、晶体管布局、布线资源及设计规则的协同优化，从而实现面积的进一步节省。
一个典型的例子是英特尔从7纳米工艺向4纳米工艺的过渡，其密度提升并非仅由间距缩小所致。英特尔将物理缩放与由DTCO驱动的变革相结合，例如降低标准单元高度、减少鳍片数量以及缩小扩散间距，从而展示了现代密度提升既源于几何尺寸的缩小，也源于架构的优化。
但这些策略同时也加剧了布局敏感性。随着扩散区断裂、栅极切口、隔离边缘及其他邻近特征逐渐靠近有源沟道，它们的机械和电气影响也随之增强。那些原本位于相对安全距离处的结构，如今已落入晶体管的有效相互作用区。换言之，那些有助于恢复面积缩放的技术，同时也可能放大布局敏感效应。
这是本论文的核心观点之一：DTCO与LLE的敏感度密切相关。如果在未充分理解局部几何结构如何影响应力的情况下，就强行推进布局紧缩，其代价可能会在后期表现为无法解释的波动、匹配性能下降或设计裕度缩减。因此，考虑应力的DTCO建模和考虑LLE的紧缩建模，并非可有可无的优化手段，而是先进工艺节点开发中不可或缺的要素。
6. FinFET 技术是如何在解决一个问题的同时又引发了另一个问题的？
从平面MOSFET向FinFET的过渡，源于随着工艺尺寸缩小至纳米级，需要恢复对静电的控制。多栅极架构相比平面器件能对沟道提供更优的控制，从而降低了漏电流，并使CMOS工艺的缩放能力又向前推进了一代。
然而，向FinFET技术的过渡也带来了更为复杂的机械环境。鳍片几何结构、栅极堆叠、隔离结构、源极/漏极应力源以及局部图案密度共同构成了一个三维应力场，其复杂程度远超平面器件，不仅更难理解，也更难进行抽象化处理。因此，虽然架构的转变改善了静电特性，但也使得与应力相关的布局效应在结构上变得更为重要。
展望未来，该行业正朝着全栅极（GAA）架构发展，例如纳米片器件。GAA结构通过在通道四周包裹栅极材料，进一步提升了静电控制能力，并能够通过垂直堆叠通道实现工艺缩放，而非继续增加水平鳍片数量。英特尔的RibbonFET以及其他制造商采用的类似GAA方案，都体现了这一转型趋势。
与此同时，诸如背面供电 等先进的互连技术创新——例如 英特尔在18A工艺中采用的PowerVia技术 —— 正在改变晶体管周围的布局和布线环境。 与此同时，高数值孔径（High-NA）极紫外光刻（EUV）技术通过提升单次曝光分辨率和对准性能，正在扩展图案化能力。ASML报告称其0.55-NA系统已实现8纳米分辨率，而imec/ASML则展示了单次曝光下20纳米以下的间距图案化。这些进展将推动进一步的密度提升，但同时也使得图案保真度、工艺控制以及布局感知变异性变得愈发重要。
因此，尽管器件架构在不断演进，但核心要义依然不变：随着工艺缩放日益向三维方向发展并实现协同优化，局部上下文的重要性愈发凸显。在GAA时代，问题非但没有变得简单，反而更加复杂。
7. 为什么预测建模已不再是可有可无的选择？
一旦 LLE 达到足以影响器件电流、阈值电压，并最终影响电路时序或功耗的程度，就必须在仿真中予以体现。这意味着这些影响不能仅停留在工艺直觉或硅片后调试阶段：它们需要被转化为兼容 SPICE 的紧凑模型，并纳入能够处理变异性的设计流程中。
针对应力相关局部电学效应（LLEs）的预测框架需要几个紧密关联的步骤。首先，必须通过考虑工艺因素的力学仿真来提取局部应力场，该仿真需具备完整的应力张量分辨率，并对相关应变源（包括外延区、栅极材料、STI 和 CESL）采用现实的假设。其次，必须通过一种压阻式迁移率模型，将该应力信息转化为电学影响，该模型需考虑晶圆取向、电流方向、载流子类型和器件架构。 第三，必须将这些物理敏感性抽象为布局感知型紧凑模型参数，以便设计人员能在电路层面上实际应用。最后，必须通过专门设计的硅片测量（旨在孤立单个布局效应）对整个框架进行验证。
这正是本论文所采取的研究方向。本研究将针对高密度7nm FinFET测试芯片的系统性测量与经过校准的3D TCAD框架相结合，并将所得的灵敏度映射到与紧凑模型相关的参数上，例如迁移率和阈值电压偏移。 其目标不仅在于事后解释观测到的行为，更在于构建一种预测性方法论，以支持DTCO、PDK开发、工艺调优以及基于良率的决策。
随着布局特征尺寸不断缩小、工艺复杂度不断提升，此类模型的价值也日益凸显。在先进工艺节点中，精确的LLE特性分析对于预测工艺波动、确保设计鲁棒性、进行物理验证以及缩短产品上市时间已变得至关重要。
8. 论文背后的核心论点
如果非要把整个研究浓缩成一句话，那就是：
在先进的FinFET技术中，布局已不再仅仅是对器件的光刻掩模层级描述，而是器件物理特性的一部分。
正因如此，与应力相关的LLEs值得我们关注。它们将晶体管架构、工艺集成、机械应力、紧凑建模以及电路级变异性整合到一个问题中。它们也是最能说明“快乐缩放”时代终结如何改变了半导体工程思维方式的例子之一：性能的提升不再仅依赖于特征尺寸的缩小，而是要理解并控制那些曾经因微小而可忽略不计的相互作用。
在本研究中，我们通过结合硅片表征、布局感知型实验设计（DOE）、应力模拟和电气建模来解决这一问题，并着力于识别具有物理意义的影响因素，并将这些因素转化为可操作的设计和工艺指导。正是这种结合使得该课题尤为引人入胜：它恰好处于器件基础物理与工业应用价值之间的交汇点。
结论
激进的DTCO、三维器件架构以及持续的晶体管尺寸缩放所产生的综合影响，已将应力诱导的局部布局效应（LLE）从次要的修正项转变为设计和建模的核心挑战。硅材料中载流子迁移率对机械应力的强烈方向依赖性，加上现代FinFET工艺集成所产生的复杂应力分布，使得准确且经过实验验证的LLE建模变得不可或缺。
在先进的CMOS工艺技术中，LLE特性分析已不再是可选环节。它已成为考虑工艺变异性的PPA优化的先决条件，也是突破传统“理想缩放”范畴、实现进一步缩放的关键推动力。
接下来会发生什么
在下一篇文章中，我们将从“为什么”转向“如何”：如何在现代FinFET工艺节点中，在不将应力、静电效应和随机变异混为一谈的情况下，通过实验手段分离出局部布局效应（LLE）？这将带我们深入探讨本论文中提出的表征方法论的核心内容：测试芯片架构、布局实验设计（DOE）以及用于在硅片上分离各LLE贡献的测量策略。