摘要：先进工艺节点中的晶体管特性深受器件设计与工艺集成选择的影响。器件邻近区域的布局与图案配置变化常引发称为局部布局效应（LLEs）的不良敏感性。其中一种敏感性与载流子迁移率对机械应力的依赖性相关，该依赖性受器件设计及局部/全局环境调制。 本文研究了FinFET器件制造过程中产生的应力对7nm硅FinFET技术制备的晶体管电学特性的影响。重点分析了两种应力调制源：（i）活性区隔离（扩散断裂）；（ii）金属栅极延伸至晶体管鳍片外部。 基于代工厂硅片实测电学特性，构建并校准了FinFET器件的三维TCAD工艺模型。该模型用于模拟具有不同扩散断开（单/双扩散断开）和栅极切割设计属性的晶体管中的机械应力，并据此建模电学特性。模拟结果与PMOS及NMOS FinFET晶体管的实测硅片数据高度吻合。 本研究证明：所讨论设计案例中的布局敏感性可归因于机械应力的调制效应，该模型能成功预测应力分布及其对FinFET器件电气特性的影响。该模型可应用于协助设计人员与工艺工程师实现设计-工艺协同优化、设计规则与PDK开发，以及工艺优化，从而获得最佳性能并降低工艺变异性。
关键词：FinFET，晶体管，7纳米节点，硅技术，电学特性，局部布局效应，TCAD，仿真，建模，扩散中断，栅极切断，机械应力
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