要旨：CMOSトランジスタがナノメートルレベルの微細化を進めるにつれ、トランジスタ特性のばらつきが増大している。この特性の変動性増大は、微細化技術のコスト効率的な活用に深刻な課題をもたらす。この課題に対処するには、変動性の特性評価、低減、緩和に向けた包括的かつ効率的なアプローチが求められる。本論文では、トランジスタ特性における様々な種類の変動を評価するための効率的な基盤技術について述べる。 本インフラを90nm、65nm、45nmノードの複数技術に適用した結果のサンプルを示す。さらに、観測された変動性がシステムオンチップ設計で使用されるSRAM、アナログ回路、デジタル回路ブロックに与える影響を説明する。トランジスタ変動を最小化し、製品性能と歩留まりへの影響を軽減する様々な手法についても述べる。
キーワード：デバイスばらつき、電気的特性評価、CV、特性評価車両、歩留まり、DFM、CMOS技術、製造性設計