摘要：随着CMOS晶体管向纳米级特征尺寸缩放，其特性波动性日益加剧。这种晶体管变异性的增长，对缩放技术的经济高效应用构成严峻挑战。应对这一挑战需要全面高效的方法来表征、最小化及缓解变异性。本文提出了一种高效的基础架构，用于表征晶体管特性的各类波动现象。 本文展示了将该架构应用于90、65及45纳米节点多种工艺所获得的部分结果，并阐述了所观测到的变异性对系统级芯片设计中SRAM、模拟及数字电路模块的影响。同时还介绍了多种最小化晶体管变异性、减轻其对产品性能与良率影响的方法。
关键词：器件变异性，电气特性表征，CV，特性表征平台，良率，DFM，CMOS技术，可制造性设计