前回の記事では、シリコン上で観測される最も強力なレイアウト依存メカニズムである「拡散断裂」と「ゲートカット」に焦点を当て、これらが局所的な応力をいかに強く撹乱し、特にp型FinFETにおいてトランジスタの挙動を変化させるかについて解説しました。しかし、これらのメカニズムを理解すると、すぐに次のようなより実践的な疑問が浮かびます。何がその影響を強め、何が弱めるのでしょうか？言い換えれば、プロセスフローのどの工程が応力に関連する局所的なレイアウト効果を増幅させ、どの工程がそれを低減させるのでしょうか？
そこで、プロセス統合はレイアウトと同様に重要になってくる。微細化が進んだプロセスでは、ばらつきはデバイスの公称寸法だけによって生じるものではない。材料の堆積方法、絶縁層の形成方法、トレンチのエッチングの深さ、製造後のスペーサーの厚さ、さらにはデバイスの動作温度といった詳細な条件によっても左右される。こうした選択は、局所的な機械的環境を変化させ、電気的挙動に測定可能な変化をもたらすほど大きな影響を与える可能性がある。
これが特に重要である理由は、これらが単なる抽象的なシミュレータの調整パラメータではないからです。これらは、性能、ばらつき、プロセスウィンドウ、PDKの仮定、およびDTCOのトレードオフに直接的な影響を及ぼす、現実の統合パラメータなのです。その中には、電気的特性にわずかな変化をもたらすだけのものもあれば、PMOSの挙動を劇的に変化させるものもあります。また、その根本的なメカニズムが応力に起因するものであるため、同じプロセス選択であっても、PMOSとNMOSに全く異なる影響を及ぼす可能性があります。
本稿では、プロセスに敏感な要素、すなわちゲートカットのタイミング、誘電体材料、SDBトレンチの幅、スペーサーの厚さ、および温度が、局所的な応力状態をどのように変化させ、それによってデバイスの電気的応答にどのような影響を与えるかに焦点を当てます。
1. レイアウト感度はいかにしてプロセス感度に反映されるのか？
応力に関連するLLEsについて考える上で有用な視点として、レイアウトが機械的な境界条件を定義する一方で、プロセス統合によって、それらの境界条件がチャネル内の実際の応力にどの程度反映されるかが決まる、という点が挙げられる。形状によってトランジスタが外乱を受ける箇所が決まるが、その外乱がどのように発生し、伝播し、あるいは緩和されるかは、プロセスフローによって決まるのである。
つまり、名目上の意図が同じ2つのレイアウトであっても、周辺プロセスの前提条件が変われば、その挙動は同じとは限らない。 誘電体の微細な違い、ゲートカット順序の変更、トレンチエッチングの変更、あるいはスペーサーの厚さのわずかな変動など、いずれも局所的な応力環境を変化させ、LLE応答の大きさを変える可能性があります。実際には、これにより、 いくつかの集積化の詳細が変動要因 となり、これらは 従来の意味での電気的なトランジスタの定義には含まれないパラメータであっても 、最終的な動作に測定可能な影響を及ぼすことになります。
これが、先端ノードにおけるばらつきを、単なるデバイス設計の問題やレイアウトの問題としてのみ扱うことができない理由の一つです。この問題は、レイアウト、材料、プロセス順序、および応力物理学の境界領域に位置しています。プロセスに関する研究は、そのことをはっきりと示しています。
2. ゲートカットのタイミングは、機械的挙動にどのような影響を与えるのか？
プロセスに依存するストレスの変動を示す最も明確な例の一つが、ゲートカットのタイミングである。ゲートカットの位置はレイアウト上の特徴として重要だが、それを実現するためのプロセス順序も同様に重要である。「GC First」、「GC Late」、「GC Last」 といった異なる統合タイミングでは、 公称的な幾何学的形状が類似していても、デバイスの機械的状態は同一にはならない。
結果から、ゲートカットのタイミングが応力感度に大きな影響を与えることが示され、中でも「GC First」が最も感度が高いことが明らかになった。これは、最終的なLLE挙動が、カットの位置だけでなく、積分過程のどの時点でカットが導入されるかによっても左右されることを意味しており、重要な知見である。局所的な応力場は、最終的なマスク形状だけでなく、処理履歴にも依存する。
実用的な観点から見ると、これはDTCOおよびプロセス開発に直接的な影響を及ぼします。局所的な応力への影響を考慮せずに、パターニングの利便性や集積互換性のみを理由にゲートカット戦略を選択した場合、その代償の一部が、後にPMOSのばらつきや性能マージンの低下という形で現れる可能性があります。これはまさに、レイアウト感度とプロセス集積性を併せて分析して初めて明らかになるようなトレードオフの一例です。
3. ゲートスペーサーの成膜方法はどのような影響を与えるか？
すべての統合パラメータが劇的な変化をもたらすわけではありません。その有用な反例として、ゲート窒化物スペーサーの成膜が挙げられます。スペーサー膜の機械的特性が、応力変調を通じて電気的応答に著しい変化をもたらすかどうかを解明するため、 LPCVD、PECVD、ICPCVD といったさまざまな成膜手法が評価されました。
この結果が興味深いのは、まさにその影響が比較的小さいという点にある。スペーサー堆積法による影響は依然として小さく、性能のばらつきはn型デバイスで最大約0.65%、p型デバイスで最大約2.3%にとどまっている。言い換えれば、これはゲートカットタイミングや誘電体絶縁のように、主要なストレス要因の一つには該当しないということである。
だからといって、それが無関係だということにはならない。マージンが狭い状況では、わずかな変動でも重要になり得るし、この結果は依然として感度に関する有用な順位付けを提供している。この結果から、プロセス上の選択によってはストレスに関連するLLEへの影響がごくわずかである一方、より注意を払うべきものもあることがわかる。どちらがどちらかを把握すること自体が、プロセス最適化において価値がある。なぜなら、それによって、真の成果が得られる分野に注力できるようになるからだ。
4. なぜ誘電体絶縁は、最も強力なプロセス制御手段の一つなのでしょうか？
検討対象となったあらゆるプロセスパラメータの中でも、誘電体絶縁材料は最も大きな影響を与える要素の一つとして際立っている。局所的な誘電体環境は、熱膨張や弾性応答といった機械的特性を通じて応力場に影響を及ぼし、その結果、アクティブ領域へのひずみの伝達様式を変化させる。参照材料としてのSiO₂をはじめ、各種のSi₃N₄、ならびにSiCOH、HfO₂、ZrO₂をベースとした代替材料など、複数の誘電体候補が評価された。
NMOSとPMOSの対比は顕著である。n型デバイスでは感度は中程度で、SiO₂基準と比較して最大でも10%程度の劣化にとどまる。 しかし、p型デバイスにおいては、誘電体の選択が性能を左右する主要な要因となる。材料によっては、応答特性が約23%の改善から 約21%の劣化まで幅がある。最適化またはドーピングされたSi₃N₄ベースの積層構造はPMOSの特性を向上させる一方、一部のハイkまたはローk材料は性能を著しく低下させる可能性がある。
これは非常に重要な結果である。なぜなら、材料の選択によってPMOSのストレス感度をいかに強力に制御したり、あるいは損なったりできるかを示しているからだ。誘電体絶縁は、単に静電容量やリーク電流、集積互換性の問題にとどまらない。先進プロセスでは、それは電気的特性に直接的な影響を及ぼす機械的な設計上の選択でもある。特にPMOSの場合、誘電体環境は、デバイス内で最も重要な移動度関連のストレス経路の一つを、効果的に増幅させたり抑制したりすることができる。
5. SDBのトレンチ幅のばらつきがもたらす実際の影響とは？
大きな影響を及ぼすもう一つのプロセスパラメータが、シングル・ディフュージョン・ブレイク（SDB）のトレンチ幅です。このパラメータは製造上の細部に過ぎないように見えますが、アイソレーションの局所的な形状に直接影響を与え、ひいてはトランジスタ周辺の応力分布にも影響を及ぼします。トレンチ幅のわずかな偏差（特に過エッチングによるもの）は、デバイス種別間で測定可能なほど顕著かつ極めて非対称な電気的応答の変化を引き起こす可能性があります。
数値がそれを如実に物語っている。約+4 nmのオーバーエッチングを行うと、PMOSの駆動電流は約15%低下する一方、NMOSへの影響は3%程度と、はるかに小さい。その理由はやはり応力に関係している。PMOSの性能は、チャネル周辺に生じる好ましい縦方向の応力に大きく依存しており、トレンチ幅の変化によってその状態が著しく損なわれるためである。NMOSも影響を受けるが、その程度はそれほど劇的ではない。
この結果には非常に実用的な解釈がある。すなわち、SDBプロセスの設計余地は物理的に狭いということだ。トレンチ幅を広げれば、ある観点からは絶縁性が向上するかもしれないが、有益なPMOSの応力状態の一部が損なわれる可能性もある。逆に幅を狭めれば応力を維持できるかもしれないが、絶縁性、リーク電流、あるいは信頼性に関する新たな問題が生じる恐れがある。これは、先進ノードにおいてプロセス集積化がいかにして多目的最適化問題となるかを示す典型的な例である。
6. ゲートスペーサーの厚さのばらつきは、PMOSデバイスにどのような影響を与えるか？
スペーサーの堆積方法が及ぼす影響はごくわずかであるとしても、スペーサーの厚さのばらつきははるかに重要な要因であることが判明した。本解析では、幾何学的偏差としてはわずか数オングストロームに相当する、厚さの±10％程度の変動を検証し、次のような単純な問いを投げかけている。それは電気的にどれほどの影響を及ぼすのか？
NMOSの場合、その影響はさほど大きくありません。電気的な影響は約1%未満にとどまるため、n型側におけるスペーサー厚のばらつきは、比較的懸念の少ない問題です。しかし、PMOSの場合は事情が大きく異なります。スペーサー厚が±10%変動すると、線形領域の電流に約±7%の変動が生じます。一見するとごくわずかな幾何学的変動に見えますが、その影響は極めて大きいのです。
この結果は、PMOSの応力感度が、ゲートカットや拡散断面といった目に見える大きなレイアウト要素によってのみ左右されるわけではないことを強く示唆している。特に、局所的な応力場が導通経路にどのように影響するかという点において、はるかに微小なプロセスばらつきによってもその感度は変化し得る。実用的な観点から言えば、これは、単純な幾何学的要因のみを考慮した見方では想定される以上に、PMOSの予測可能性を確保するためには、ALDの均一性、膜厚制御、およびプロセス計測が極めて重要であることを意味する。
7. 動作温度は応力感度をどのように影響させるか？
プロセス研究において最も興味深い知見の一つは、温度の影響である。レイアウト感度は、あたかも固定された幾何学的特性であるかのように議論されることが多いが、応力に関連するLLEsの電気的現れも、動作条件に依存する。温度が上昇すると、移動度の挙動が変化し、リーク電流が増加し、応力と電流の関係は弱まる。
定量的に評価した影響は極めて大きい。温度が300 Kから375 Kに上昇すると、LLE感度の大きさはn型デバイスで約80%、p型デバイスで約40%減少する。つまり、同じ局所的な応力変動であっても、高温下では電気的な兆候がはるかに小さくなるということである。
これには2つの理由があります。第一に、温度の上昇に伴いその結合が弱まると、見かけ上の電気的感度も弱まることから、観測されたLLEが移動度とストレスの結合と強く関連していることが裏付けられます。第二に、変動性は単一の数値で表せる性質ではないことが示されています。同じデバイスであっても、熱動作点によってレイアウト感度が大きく異なる場合があり、これはタイミング解析、コーナー定義、および信頼性を考慮した設計に重要な意味を持ちます。
8. なぜPMOSが常に最も重要なデバイスとして挙げられるのか？
これらのプロセス研究を総合すると、ある一つのメッセージが極めて明確になります。すなわち、ストレスに関連する変動要因を制御する上で、PMOSが極めて重要なデバイスであるということです。誘電体の選択、トレンチ幅、あるいはスペーサーの厚さといった要因による擾乱がどこから生じようとも、最も大きな電気的損失は一貫してp型側に現れます。これは、以前のレイアウト研究の結果と完全に一致しており、そこでもPMOSは拡散断層やゲートカットに対して最も強い反応を示していました。
これは単なる同じ観察結果の繰り返しではありません。ここでは、PMOSの感度がレイアウト変数と プロセス変数の双方に対して頑健であることを示している点で、より重要な意味を持ちます。ホール輸送において最も重要なストレスチャネルは、局所的な形状の変化だけでなく、複数の集積技術の詳細にも影響を受けやすいままです。そのため、PMOSは特性評価と対策の両面において、当然の焦点となるのです。
実務上、これは明確な優先順位付けの戦略を示唆しています。すなわち、変動性を考慮したプロセス最適化に割けるリソースが限られている場合、PMOSに重要なストレスパスに注力することが、最も有意義な成果をもたらす可能性が高いということです。データはこの結論を一貫して裏付けています。
9. これらの感度分析は、DTCOの入力データにどのように反映されるのでしょうか？
これらのプロセス研究の最も価値ある点の一つは、どのパラメータが影響力を持つか、あるいは持たないかを報告するだけにとどまらないことです。これらの研究は、DTCO、PDK開発、およびプロセス制御において、LLE（低利得限界）への配慮をどこで強化すべきかを直接的に示唆しています。 その結果から、いくつかの具体的な方向性が示されています。具体的には、ゲートカットの使用に関するレイアウトルール、応力を考慮した誘電体材料の選定、拡散遮断エッチング条件のより厳密な制御、そしてPMOSに敏感な構造におけるスペーサー厚さのより慎重な取り扱いなどです。
これこそが、DTCOが必要としている情報そのものです。あるジオメトリが別のジオメトリよりも高密度である、あるいは配線しやすいためという理由だけでは不十分です。高度なノードにおいては、そうした選択がもたらす機械的な影響についても理解する必要があります。プロセス研究によれば、その結果生じる応力環境がばらつきや予測可能性を損なう場合、その技術は面積や性能だけで最適化することはできないことが示されています。
その意味で、これらの変動パラメータは、単に製造後の興味本位の要素というだけではありません。これらは共同最適化の入力要素なのです。先進ノードにおける動作の予測可能性を維持するためには、プロセス統合、レイアウト戦略、およびモデリング基盤のどこを整合させるべきかを、これらのパラメータが定義するのです。
10. プロセス結果としての局所的ストレスについて、より広範な教訓とは何か？
これらの研究から得られる最も重要な概念的な教訓は、局所的な応力が単にデバイスのアーキテクチャやレイアウトトポロジーの結果であるだけでなく、プロセス工程の結果でもあるという点である。チャネル内の最終的な応力状態は、集積プロセスの経緯――すなわち、どの材料が選択されたか、どのように堆積されたか、アイソレーションがどのようにエッチングされたか、スペーサーの厚さがどの程度になったか、そして最終的にデバイスがどのような熱条件下で動作するか――によって形作られる。
つまり、先端ノードにおけるばらつきは、多層的な問題として捉える必要がある。レイアウトが近傍領域を定義し、プロセス統合がその近傍領域が機械的にどのように実現されるかを決定する。そして、デバイス物理学がその機械的状態を電気的応答へと変換する。プロセス研究は、純粋に幾何学的な感度解析では不可能な方法で、この一連の連鎖全体を明確に浮き彫りにする。
これが、予測モデリングが非常に重要となる理由でもあります。これらのプロセスの調整要素が、真のストレス要因として認識されれば、もはや単なる個別の製造パラメータとして扱うことはできなくなります。これらは、集積化の選択と電気的特性への影響を結びつける枠組みの中で捉えられなければなりません。そうして初めて、設計や技術的な意思決定に有意義な情報を提供することができるのです。
結論
プロセス研究によると、応力に関連する局所的なレイアウト効果は、レイアウトだけでは制御できないことが示されている。ゲートカットのタイミング、誘電体絶縁、SDBトレンチの幅、スペーサーの厚さ、および温度はすべて、局所的な応力環境、ひいてはデバイスの電気的応答を変化させることのできる、実質的な変動要因として作用する。 スペーサーの成膜方法に対する感度が限定的であるなど、影響が小さいものもある。一方で、はるかに強い影響もある。PMOSは、誘電体の選択によって約23%向上したり約21%劣化したりし、SDBの過エッチングにより約15%の性能低下を招いたり、現実的なスペーサー厚さの変動下で約±7%のシフトが生じたりする。一方、温度は、特にNMOSにおいて、見かけ上の感度を著しく低減させる。
これらの結果を総合すると、より大きな示唆が得られる。先進的なFinFET技術において、ばらつきはレイアウト図に描かれた内容だけでなく、プロセスフローがそのレイアウトをどのように物理的に実現するかによっても左右される。したがって、プロセスの統合に関する選択は、応力問題の一部であり、ばらつき問題の一部であり、最終的には設計問題の一部でもある。
だからこそ、これらの調整パラメータは重要なのである。これらは、局所的な応力という抽象的な物理的概念を、最適化・制御・設計が可能なものへと変える。ただし、そのための技術プロセスにおいて、ばらつきをレイアウト、プロセス、モデリングにまたがる連成問題として扱うことが前提となる。
次は何が待っているのか
次回の記事では、プロセス調整パラメータから、より広範なエンジニアリングの視点へと話を進めます。具体的には、これらの結果をどのようにコンパクトモデルパラメータ、PDKの指針、DTCOルールへと落とし込み、最終的には、先進的なCMOSプロセス向けの、変動性を考慮したより予測性の高い設計手法へと発展させていくかについて解説します。