이전 글에서는 실리콘에서 관찰된 가장 강력한 레이아웃 민감성 메커니즘인 ‘확산 단절 ( Diffusion Breaks )’과 ‘게이트 절단(Gate Cuts)’에 초점을 맞추었으며, 특히 p형 FinFET에서 이러한 현상이 국소 응력을 트랜지스터의 동작을 변화시킬 정도로 강력하게 교란시키는 방식을 살펴보았습니다. 하지만 이러한 메커니즘을 이해하게 되면, 곧바로 더 실질적인 질문이 제기됩니다. 무엇이 이러한 현상을 악화시키거나 완화시키는가? 다시 말해, 공정 흐름 중 어느 단계가 응력 관련 국소 레이아웃 효과를 증폭시키고, 어느 단계가 이를 감소시키는가?
바로 이 지점에서 공정 통합은 레이아웃만큼이나 중요해집니다. 첨단 공정 노드에서는 변동성이 단순히 명목상 소자 기하학적 구조에 의해서만 결정되는 것이 아닙니다. 이는 재료 증착 방식, 절연층 형성 방법, 트렌치 식각 강도, 공정 후 스페이서의 최종 두께, 심지어 소자가 작동하는 온도에 이르기까지 세부적인 요소들에 의해 좌우됩니다. 이러한 선택들은 국소적인 기계적 환경을 충분히 변화시켜, 전기적 특성을 측정 가능한 수준으로 바꿀 수 있습니다.
이 점이 특히 중요한 이유는, 이것들이 단순한 시뮬레이터 설정값이 아니기 때문입니다. 이들은 성능, 변동성, 공정 윈도우, PDK 가정, DTCO 상충 관계에 직접적인 영향을 미치는 실제 통합 매개변수들입니다. 그중 일부는 전기적 특성에 미미한 변화만을 일으키지만, 다른 일부는 PMOS의 동작을 극적으로 변화시킵니다. 또한 근본적인 메커니즘이 응력에 의해 좌우되기 때문에, 동일한 공정 선택이 PMOS와 NMOS에 매우 상이한 영향을 미칠 수 있습니다.
이 글은 공정에 민감한 요소들, 즉 게이트 커팅 타이밍, 유전체 재료, SDB 트렌치 폭, 스페이서 두께, 온도가 국부 응력 상태를 어떻게 변화시키며, 이를 통해 소자의 전기적 응답이 어떻게 달라지는지에 초점을 맞춥니다.
1. 레이아웃 민감도는 공정 민감도로 어떻게 반영되는가?
스트레스 관련 LLE를 이해하는 데 유용한 관점은, 레이아웃이 기계적 경계 조건을 정의하는 반면, 공정 통합은 이러한 경계 조건이 채널 내 실제 스트레스로 얼마나 강하게 반영되는지를 결정한다는 점입니다. 기하학적 구조는 트랜지스터가 어디에서 교란에 노출될지를 결정할 수 있지만, 공정 흐름은 그 교란이 어떻게 생성되고, 전달되며, 완화되는지를 결정합니다.
즉, 명목상 의도는 동일하더라도 주변 공정 가정이 달라지면 두 레이아웃이 서로 다른 동작을 보일 수 있습니다. 다소 다른 유전체, 다른 게이트 커팅 순서, 트렌치 에칭의 변화, 또는 스페이서의 미세한 두께 편차 등은 모두 국부적인 응력 환경을 충분히 변화시켜 LLE 반응의 크기를 바꿀 수 있습니다. 실제로 이는 여러 통합 세부 사항을 변동성 조절 요소로 전환시키는데 , 이러한 매개변수들은 고전적인 의미에서 트랜지스터를 전기적으로 정의하지는 않을지라도, 최종 동작에 측정 가능한 영향을 미칩니다.
이것이 바로 첨단 노드의 변동성을 단순히 소자 설계 문제나 레이아웃 문제로만 볼 수 없는 이유 중 하나입니다. 이는 레이아웃, 소재, 공정 순서, 그리고 응력 물리학이 교차하는 지점에 위치합니다. 공정 연구 결과에서 이 점이 매우 명확하게 드러납니다.
2. 게이트 컷 타이밍이 기계적 결과에 어떤 영향을 미치나요?
공정 의존적 스트레스 조절의 가장 명확한 예 중 하나는 게이트 컷(Gate Cut) 타이밍에서 찾을 수 있습니다. 게이트 컷의 위치는 레이아웃 요소로서 이미 중요하지만, 이를 구현하는 데 사용되는 공정 순서도 마찬가지로 중요합니다. GC First, GC Late , GC Last와 같은 서로 다른 통합 타이밍은 명목상 기하학적 결과가 비슷해 보일지라도 , 소자의 기계적 상태를 동일하게 유지하지 못합니다 .
결과에 따르면 게이트 컷(Gate Cut) 타이밍이 응력 민감도에 큰 영향을 미치는 것으로 나타났으며, 그중에서도 ‘GC First’ 방식이 가장 민감한 것으로 확인되었습니다. 이는 최종 LLE 거동이 컷의 위치뿐만 아니라 집적 공정 중 컷이 도입되는 시점에 의해서도 결정된다는 것을 의미하므로 중요한 결과입니다. 국부 응력 분포는 최종 마스크 형상뿐만 아니라 공정 이력에 따라 달라집니다.
실무적인 관점에서 볼 때, 이는 DTCO 및 공정 개발에 직접적인 영향을 미칩니다. 국부적 응력에 미치는 영향을 고려하지 않고 단순히 패터닝의 편의성이나 집적 호환성만을 이유로 게이트 커팅 전략을 선택할 경우, 그 대가의 일부가 나중에 PMOS 변동성이나 성능 여유 감소의 형태로 나타날 수 있습니다. 이는 바로 레이아웃 민감도와 공정 집적도를 함께 분석해야만 드러나는 유형의 상충 관계입니다.
3. 게이트 스페이서 증착 방식이 미치는 영향은 무엇인가?
모든 통합 변수가 극적인 변화를 가져오는 것은 아닙니다. 이에 대한 유용한 반례로 게이트 질화물 스페이서 증착을 들 수 있습니다. 스페이서 필름의 기계적 특성이 응력 변조를 통해 전기적 응답에 상당한 변화를 주는지 파악하기 위해 LPCVD, PECVD, ICPCVD와 같은 다양한 증착 방식을 평가했습니다 .
이 결과가 흥미로운 이유는 오히려 그 영향이 비교적 미미하기 때문이다. 스페이서 증착 방식이 미치는 영향은 여전히 작으며, 성능 변동폭은 n형 소자의 경우 최대 약 0.65%, p형 소자의 경우 최대 약 2.3%에 불과하다. 다시 말해, 이는 게이트 커팅 타이밍이나 유전체 절연과 같이 주요한 성능 조절 변수 중 하나는 아니다.
그렇다고 해서 이것이 무의미하다는 뜻은 아닙니다. 여유가 좁을 때는 사소한 차이조차 중요할 수 있으며, 이 결과는 여전히 민감도에 대한 유용한 순위를 제시합니다. 이는 일부 공정 선택 사항이 스트레스 관련 LLE에 미치는 영향은 미미한 반면, 다른 선택 사항들은 훨씬 더 많은 주의를 기울여야 함을 보여줍니다. 어느 쪽이 어느 쪽인지 파악하는 것 자체가 공정 최적화에 있어 가치가 있는데, 이는 실질적인 성과가 기대되는 부분에 노력을 집중하는 데 도움이 되기 때문입니다.
4. 왜 유전체 절연이 가장 강력한 공정 제어 수단 중 하나인가?
연구된 모든 공정 변수 중에서 유전체 절연 재료가 가장 큰 영향을 미치는 요소 중 하나로 꼽힌다. 국부적인 유전체 환경은 열팽창 및 탄성 반응과 같은 기계적 특성을 통해 응력장에 영향을 미치며, 이에 따라 변형이 활성 영역으로 전달되는 방식이 달라진다. 기준 물질인 SiO₂를 비롯해 다양한 형태의 Si₃N₄, 그리고 SiCOH, HfO₂, ZrO₂ 기반의 대안 물질 등 여러 유전체 옵션이 평가되었다.
NMOS와 PMOS 간의 차이는 매우 뚜렷합니다. n형 소자의 경우 감도가 중간 수준이며, SiO₂ 기준에 비해 최대 성능 저하율은 10% 정도입니다. 그러나 p형 소자의 경우, 유전체 선택이 성능에 큰 영향을 미칩니다. 재료에 따라 응답 특성은 약 +23% 개선에서 약 −21% 저하까지 다양하게 나타납니다. 최적화되거나 도핑된 Si₃N₄ 기반 스택은 PMOS의 성능을 향상시키는 반면, 일부 고유전율(high-k) 또는 저유전율(low-k) 대안은 성능을 현저히 저하시킬 수 있습니다.
이는 소재 선택을 통해 PMOS의 응력 민감도를 얼마나 강력하게 조절하거나 손상시킬 수 있는지를 보여주기 때문에 매우 중요한 결과입니다. 유전체 절연은 단순히 정전용량, 누설 전류, 또는 집적화 호환성의 문제만이 아닙니다. 첨단 공정 노드에서는 이는 직접적인 전기적 결과를 초래하는 기계적 설계 선택이기도 합니다. 특히 PMOS의 경우, 유전체 환경은 소자 내에서 이동도와 관련된 가장 중요한 응력 경로 중 하나를 효과적으로 증폭하거나 억제할 수 있습니다.
5. SDB 트렌치 폭의 편차가 실제로 어떤 결과를 초래하는가?
중대한 영향을 미치는 또 다른 공정 변수는 단일 확산 브레이크(SDB) 트렌치 폭입니다. 이 매개변수는 단순한 제조 세부 사항처럼 보일 수 있지만, 절연부의 국부적 형상에 직접적인 영향을 미치며, 결과적으로 트랜지스터 주변의 응력 분포에도 영향을 줍니다. 트렌치 폭의 미세한 편차—특히 과식각으로인한 경우—는 소자 유형 간에 측정 가능한 수준으로, 그리고 매우 비대칭적인 방식으로 전기적 응답을 변화시킬 수 있습니다.
수치만 봐도 그 사실이 명확히 드러납니다. 약 +4nm의 과에칭은 PMOS 구동 전류를 약 15% 저하시킬 수 있는 반면, NMOS의 성능 저하는 약 3%로 훨씬 미미합니다 . 그 이유는 역시 응력과 관련이 있습니다. PMOS의 성능은 채널 주변에 형성되는 유리한 종방향 응력에 크게 좌우되는데, 트렌치 폭의 변화는 이러한 조건을 상당히 악화시킬 수 있습니다. NMOS 역시 영향을 받지만, 그 정도는 훨씬 덜합니다.
이 결과는 매우 실용적인 시사점을 제공합니다. 즉, SDB 공정 윈도우가 물리적으로 좁다는 것입니다. 트렌치를 넓히면 격리 성능은 향상될 수 있지만, 유익한 PMOS 응력 상태의 일부가 손상될 수도 있습니다. 반대로 트렌치를 좁히면 응력을 유지하는 데 도움이 될 수 있지만, 격리, 누설 전류 또는 신뢰성과 관련된 다른 문제가 발생할 수 있습니다. 이는 첨단 공정 노드에서 공정 통합이 어떻게 다중 목표 최적화 문제로 변모하는지를 보여주는 전형적인 사례입니다.
6. 게이트 스페이서 두께의 변동은 PMOS 소자에 어떤 영향을 미치나요?
스페이서 증착 방식이 미치는 영향이 미미하다면, 스페이서 두께의 편차가 훨씬 더 중요한 요인으로 드러난다. 이 분석은 기하학적 편차가 불과 몇 옹스트롬에 해당하는 약 ±10%의 두께 변화를 대상으로 하며, 다음과 같은 간단한 질문을 던진다. 전기적으로 볼 때 이것이 얼마나 큰 영향을 미치는가?
NMOS의 경우, 그 영향은 그리 크지 않습니다. 전기적 영향은 약 1% 미만으로 유지되므로, n형 측에서는 스페이서 두께의 변동성이 상대적으로 큰 문제가 되지 않습니다. 그러나 PMOS의 경우 상황은 사뭇 다릅니다. 스페이서 두께가 ±10% 변동하면 선형 영역 전류에 약 ±7%의 변화가 발생합니다. 이는 언뜻 보기에 미미한 기하학적 변동으로 보이지만, 실제로는 상당한 영향을 미치는 것입니다.
이 결과는 PMOS의 응력 민감도가 게이트 절단이나 확산 단절과 같은 눈에 띄는 대형 레이아웃 특징에 의해서만 결정되는 것이 아님을 분명히 보여준다. 특히 이러한 공정 변동이 국부 응력장이 전도 경로와 상호작용하는 방식에 영향을 미칠 경우, 훨씬 미세한 공정 변동에 의해서도 PMOS의 응력 민감도가 조절될 수 있다. 실질적으로 이는 PMOS의 예측 가능성을 확보하는 데 있어, 단순한 기하학적 구조만 고려하는 관점보다 ALD 균일성, 두께 제어 및 공정 계측이 훨씬 더 중요해짐을 의미한다.
7. 작동 온도는 응력 민감도에 어떤 영향을 미치나요?
공정 연구에서 가장 흥미로운 결과 중 하나는 온도의 영향이다. 레이아웃 민감도는 종종 고정된 기하학적 특성인 것처럼 논의되곤 하지만, 응력 관련 LLE의 전기적 현상은 작동 조건에 따라 달라지기도 한다. 온도가 상승하면 이동도 특성이 변화하고 누설 전류가 증가하며, 응력과 전류 간의 상관관계가 약해진다.
정량화된 효과는 상당하다. 온도가 300K에서 375K로 상승하면, LLE 감도의 크기는 n형 소자의 경우 약 80%, p형 소자의 경우 약 40% 감소한다. 즉, 동일한 국부적 응력 변동이 발생하더라도 고온에서는 훨씬 더 작은 전기적 신호가 나타난다.
이는 두 가지 이유로 중요합니다. 첫째, 온도에 따라 이동도-스트레스 결합이 약해지면 겉보기 전기적 민감도도 약해지기 때문에, 관측된 LLE가 이동도-스트레스 결합과 밀접하게 연관되어 있음을 확인해 줍니다. 둘째, 이는 변동성이 단일 수치로 표현될 수 있는 특성이 아님을 보여줍니다. 동일한 소자라도 열적 동작점에 따라 레이아웃 민감도가 크게 달라질 수 있으며, 이는 타이밍 분석, 코너 정의, 신뢰성 중심 설계에 중요한 시사점을 제공합니다.
8. 왜 PMOS가 항상 가장 중요한 소자로 꼽히는가?
이러한 공정 연구 결과를 종합해 보면 한 가지 사실이 매우 분명해집니다. 바로 스트레스 관련 변동 요인을 조절할 때 PMOS가 핵심 소자라는 점입니다. 유전체 선택, 트렌치 폭, 스페이서 두께 등 어떤 요인이 변동을 유발하든, 가장 심각한 전기적 성능 저하는 일관되게 p형 측에서 나타납니다. 이는 PMOS가 이미 확산 단절 및 게이트 절단에 대해 가장 큰 반응을 보였던 이전의 레이아웃 연구 결과와 완전히 일치합니다.
이는 단순히 동일한 관찰 결과를 되풀이하는 것이 아닙니다. 여기서는 PMOS의 민감도가 레이아웃 변수와 공정 변수 모두에 걸쳐 견고하다는 점을 보여주기 때문에 그 의미가 더욱 커집니다. 정공 수송에 가장 큰 영향을 미치는 스트레스 채널은 국소적인 기하학적 변화뿐만 아니라 다양한 집적 공정 세부 사항의 영향에도 노출되어 있습니다. 따라서 PMOS는 특성 분석과 문제 해결을 위한 자연스러운 핵심 대상이 됩니다.
실무적으로 볼 때, 이는 명확한 우선순위 설정 전략을 시사합니다. 즉, 변동성을 고려한 프로세스 최적화에 투입할 수 있는 자원이 제한적인 경우, PMOS에 중요한 스트레스 경로에 주의를 기울일 때 가장 의미 있는 성과를 거둘 가능성이 높습니다. 데이터는 이러한 결론을 일관되게 뒷받침하고 있습니다.
9. 이러한 민감도 분석 결과는 DTCO 입력값으로 어떻게 반영되나요?
이러한 공정 연구의 가장 큰 장점 중 하나는 단순히 어떤 공정 변수가 강하거나 약한지 보고하는 데 그치지 않는다는 점이다. 이 연구는 DTCO, PDK 개발 및 공정 제어 분야에서 LLE를 더욱 고려해야 할 부분을 직접적으로 제시한다. 연구 결과는 게이트 컷 사용에 관한 레이아웃 규칙, 응력을 고려한 유전체 재료 선정, 확산 차단 에칭 조건에 대한 보다 엄격한 제어, 그리고 PMOS 민감 구조물에서 스페이서 두께에 대한 세심한 관리 등 몇 가지 구체적인 방향을 제시합니다.
이것이 바로 DTCO가 필요로 하는 정보입니다. 단순히 어떤 기하학적 구조가 다른 구조보다 더 조밀하거나 경로 배선이 용이하다는 사실만으로는 충분하지 않습니다. 첨단 노드에서는 그러한 선택이 초래하는 기계적 영향까지 이해해야 합니다. 공정 연구 결과에 따르면, 그로 인해 발생하는 응력 환경이 변동성과 예측 가능성을 저해한다면, 해당 기술을 면적과 성능 측면에서만 최적화할 수는 없습니다.
그런 의미에서 이러한 가변성 조절 장치는 단순히 실리콘 제조 후의 흥미로운 요소에 그치지 않습니다. 이는 공동 최적화를 위한 입력 요소입니다. 첨단 노드의 동작을 예측 가능하게 유지하려면 공정 통합, 레이아웃 전략, 모델링 인프라가 어디에서 조화를 이루어야 하는지를 정의하는 역할을 합니다.
10. 지역적 스트레스가 과정의 결과로서 주는 더 넓은 교훈은 무엇인가?
이 연구들이 주는 가장 중요한 개념적 교훈은 국부 응력이 단순히 소자 구조나 배선 토폴로지의 결과물일 뿐만 아니라, 공정 과정의 산물이기도 하다는 점이다. 채널 내의 최종 응력 상태는 집적 공정의 전 과정—어떤 재료가 선택되었는지, 어떻게 증착되었는지, 절연층이 어떻게 식각되었는지, 스페이서의 두께는 어떻게 결정되었는지, 그리고 소자가 최종적으로 어떤 열 조건에서 작동하는지—에 의해 형성된다.
즉, 첨단 공정 노드에서의 변동성은 다층적인 문제로 이해해야 합니다. 레이아웃은 주변 환경을 정의하고, 공정 통합은 그 주변 환경이 물리적으로 어떻게 구현되는지를 결정합니다. 그리고 소자 물리학은 이러한 물리적 조건을 전기적 반응으로 전환합니다. 공정 연구는 순수한 기하학적 민감도 분석만으로는 할 수 없는 방식으로 이러한 전체 과정을 명확히 파악하게 해줍니다.
이것이 바로 예측 모델링이 그토록 중요한 가치를 지니는 이유이기도 합니다. 이러한 공정 조절 요소들이 실제 스트레스 요인으로 인식되는 순간, 더 이상 이를 독립적인 파브(fab) 파라미터로만 취급할 수 없습니다. 이 요소들은 통합 설계 선택과 전기적 영향력을 연결하는 프레임워크 내에서 다루어져야 합니다. 그래야만 설계 및 기술적 의사결정에 실질적인 정보를 제공할 수 있습니다.
결론
공정 연구 결과에 따르면, 응력 관련 국소 레이아웃 효과는 레이아웃만으로 제어될 수 없는 것으로 나타났습니다. 게이트 커팅 타이밍, 유전체 절연, SDB 트렌치 폭, 스페이서 두께, 온도는 모두 실질적인 변동 요인으로 작용하여 국소 응력 환경을 변화시키고, 이에 따라 소자의 전기적 응답도 변화시킵니다. 스페이서 증착 방식에 대한 제한적인 민감도와 같은 일부 효과는 미미한 수준이다. 반면 다른 효과들은 훨씬 더 강력하다. PMOS의 경우 유전체 선택에 따라 성능이 약 23% 향상되거나 약 21% 저하될 수 있으며, SDB 과에칭 시 약 15%의 성능 손실을 보이거나, 실제적인 스페이서 두께 변동 하에서 약 ±7%의 변동을 보일 수 있다. 한편, 온도는 특히 NMOS 측면에서 겉으로 드러나는 민감도를 크게 약화시킨다.
종합해 보면, 이러한 결과들은 더 큰 시사점을 던져줍니다. 첨단 FinFET 기술에서 변동성은 레이아웃에 그려진 내용뿐만 아니라, 공정 흐름이 그 레이아웃을 물리적으로 구현하는 방식에 의해서도 결정됩니다. 따라서 공정 통합 방식의 선택은 응력 문제의 일부이자 변동성 문제의 일부이며, 궁극적으로는 설계 문제의 일부이기도 합니다.
바로 그 때문에 이러한 조절 장치가 중요한 것입니다. 기술 흐름이 변동성을 레이아웃, 공정, 모델링 전반에 걸친 연동 문제로 다루는 한, 이 조절 장치는 국부적 응력을 추상적인 물리적 개념에서 최적화, 제어, 설계가가능한 대상으로 전환해 줍니다.
다음은 무엇일까요?
다음 글에서는 공정 조절 변수에서 더 넓은 엔지니어링 관점으로 시야를 넓혀, 이러한 결과를 어떻게 소형 모델 파라미터, PDK 지침, DTCO 규칙으로 전환할 수 있는지, 그리고 궁극적으로 첨단 CMOS를 위한 예측력이 뛰어나고 변동성을 고려한 설계 방법론으로 발전시킬 수 있는지 살펴보겠습니다.