このポッドキャストの第2回では、現代の半導体技術における興味深いパラドックス、すなわち、トランジスタを7ナノメートル規模まで微細化することが、かえって性能を低下させる可能性があるという現象について探ります。 議論の中心となるのは、3万個以上のテストデバイスを分析した博士論文です。この研究により、FinFETトランジスタにおいて、入念に設計されたひずみが局所的なレイアウトの影響によって損なわれる実態が明らかになりました。現代のチップでは、シリコンゲルマニウムを用いたひずみ制御によって性能を向上させていますが、拡散遮断やゲートカットといった近隣の絶縁構造が、この設計上の応力を緩和し、PMOSトランジスタの性能を最大10%低下させる可能性があることが解説されています。 ホストたちは、この機械的な現実が現在、予測可能な設計モデルへと変換されつつあり、チップ設計者がレイアウトについて考えるべき根本的な考え方を変えつつあることを詳述する。そして最後に、機械的感度が劇的に増幅される「サスペンデッド・ゲート・オール・アラウンド（SGA）」ナノシート・トランジスタにおいて、今後さらに大きな課題が待ち受けていることを考察して締めくくっている。