이 팟캐스트 2화에서는 현대 반도체 기술에 존재하는 흥미로운 역설을 다룹니다. 바로 7나노미터 규모로 트랜지스터를 더 작게 만들면 오히려 성능이 저하될 수 있다는 점입니다. 이번 논의는 3만 개가 넘는 테스트 장치를 분석한 박사 학위 논문을 중심으로, 핀펫(FinFET) 트랜지스터에서 정교하게 설계된 변형(strain)이 어떻게 국소적인 레이아웃 효과로 인해 무력화되는지를 밝힙니다. 대화에서는 현대 칩이 실리콘 게르마늄을 활용한 변형 공학을 통해 성능을 향상시키는 방식과, 확산 차단(diffusion breaks)이나 게이트 컷(gate cuts)과 같은 인근 절연 구조가 이러한 설계된 응력을 완화시켜 PMOS 트랜지스터의 성능을 최대 10%까지 저하시킬 수 있는 원리를 설명합니다. 진행자들은 이러한 기계적 현실이 현재 예측 설계 모델로 어떻게 반영되고 있는지 상세히 설명하며, 이는 칩 설계자들이 레이아웃을 고려하는 방식을 근본적으로 변화시키고 있다고 지적합니다. 그들은 기계적 민감도가 극적으로 증폭될 것으로 예상되는 서스펜디드 게이트-올-어라운드(SGAO) 나노시트 트랜지스터와 관련해 앞으로 닥칠 더 큰 도전 과제를 고려하며 논의를 마무리합니다.