本系列的前幾篇文章著重探討了兩個問題：為何應力相關的局部佈局效應在先進 CMOS 技術中至關重要，以及如何以受控的方式進行測量與建模。 接下來的自然步驟也是最重要的：矽片數據實際上顯示了什麼？一旦測量流程與 TCAD 框架就緒，關鍵問題便不再是「是否存在與佈局相關的應力」，而是「它對元件行為的影響程度有多大」、「哪些幾何結構最為關鍵」，以及「為何某些元件的敏感度遠高於其他元件」。
這個答案不僅在技術上引人入勝，且極具實用價值。最顯著的佈局相關效應出現在會改變通道局部機械邊界條件的結構周圍，尤其是擴散中斷區（Diffusion Breaks） 和閘極切口（Gate Cuts）。這些特徵足以改變應力分布，進而導致漏極電流和閾值電壓產生可測量的偏移，即使晶體管的標稱尺寸未發生變化亦然。 此效應在不同元件類型間並非對稱：p 型 FinFET 始終較為敏感，而n 型元件則呈現較小且更複雜的響應。在測量的 7 奈米結構中，p 型的變化幅度可超過10%，且在某些模擬案例中甚至接近±12%，反觀 n 型的變化通常低於5%。
本文將重點探討這些結果。文中闡述了針對主要 LLE 機制所觀察到的現象、PMOS 與 NMOS 為何表現出如此不同的行為，以及結合量測與建模的流程如何揭示電學偏移背後應力物理的機制。
1. 為什麼 PMOS 比 NMOS 對應力的敏感度高得多？
這項研究最明確的結論之一是，相較於 n 型元件，p 型 FinFET 對局部佈局擾動的敏感度高出許多。此現象在電學數據中可直接觀察到，且在所研究的主要 LLE 類別中均保持一致。 在某些特定佈局特徵附近，p 型元件的漏極電流變化幅度可達10% 或以上，而 n 型元件通常僅呈現明顯較小的變化。在更廣泛的校準分析中，p 型元件的響應幅度約為±12%，而 n 型元件的響應幅度則普遍低於5%。
這種非對稱性是本研究最重要的物理啟示之一。它表明，先進製程節點的佈局敏感度不僅僅取決於一般意義上的幾何鄰近性；它更強烈地取決於不同載流子對局部應力的反應方式。 電學數據讓這一點一目瞭然，但應力分析則提供了更深入的解釋：PMOS 的行為主要受縱向應力變化驅動，而NMOS 則受到更複雜的應力分量組合影響，其中包括可能部分相互抵消的垂直與橫向應力項。
正是這種差異，使得某些從幾何角度來看看似微不足道的佈局特徵，卻能對 p 型元件產生不成比例的影響。一旦局部應力場朝「正確」方向受到擾動，PMOS 的電流便會急遽變化。相較之下，NMOS 的反應通常較為微弱且不那麼單調，因為沒有單一應力分量能以同樣的方式主導其反應。
2. 擴散間隙為何會導致微小幾何結構產生重大影響？
在該研究中觀察到的最強 LLE 機制之中，與擴散中斷（DB）相關的機制尤為顯著。這些結構不僅能在活性區域之間提供局部隔離，同時也會改變鄰近電晶體所處的機械環境。實際上，擴散中斷的幾何形狀與相鄰程度會改變活性區域周圍應力的產生與釋放方式，而這種改變後的應力場會直接影響通道中的載流子傳輸。
測量數據顯示，擴散斷裂鄰近效應對p 型元件的電學影響尤為顯著。位於特定擴散斷裂配置附近的 PMOS 電晶體會出現明顯的驅動電流損失，在矽晶片中變化幅度約為10%；而根據具體佈局條件的不同，模擬結果中呈現出更為明顯的趨勢。相較之下，NMOS 電晶體所受的影響較為輕微，其變化幅度較小，且趨勢較不明確。
這不僅僅是物理距離的問題。擴散間斷會改變局部應力邊界條件，進而與源極／漏極應力源、隔離結構及周邊材料產生交互作用。對於 PMOS 而言，由於有利應力與通道性能的關聯性更為緊密，若擾動該應力場，便可能造成顯著的電氣性能損失。正因如此，擴散間斷在整項研究中被視為最重要的應力相關 LLE 來源之一。
3. 局部隔離如何改變擴散間隙中的應力狀態？
雖然 SDB 和 DDB 皆用於對電晶體進行電氣隔離，但兩者的機械實現階段在製程中各不相同，因而形成截然不同的應力環境。DDB 在製程早期——即鰭結構蝕刻完成後、任何設計應力尚未導入通道之前——便已確立。 相較之下，SDB為了節省約 30% 的標準單元面積而引入，通常在製程後期進行蝕刻，此時源極和漏極區域已經過外延生長，且應力已「困」在通道中。
在PMOS元件中，SDB 會導致機械能突然釋放。由於切割是在矽鍺（SiGe）外延生長之後進行，因此系統會喪失維持高縱向壓縮應力所需的橫向結構支撐。這種機械「鬆弛」是性能下降的主要原因。 矽材料數據顯示，位於 SDB 附近的 PMOS 元件其線性漏極電流最多可能損失 15%；相較之下，預先形成的 DDB 則能將此退化幅度限制在約 8%。
TCAD 分析揭示了NMOS 元件中更為複雜的物理現象。最初，SDB 溝槽蝕刻會導致現有通道應力趨於緩和，使其轉向拉伸狀態，這對電子遷移率有利。然而，後續製程步驟涉及以介電絕緣材料填充 SDB 溝槽。這種介電填充會對鰭側壁施加一種新的、方向相反的壓縮力。 最終結果是蝕刻誘導的應力鬆弛與介電驅動的再壓縮之間形成了一種微妙的平衡。這種相互作用使得 NMOS 的電流波動範圍，相較於 PMOS，被限制在 -2% 至 +5% 之間，不僅範圍更窄，且更難以預測。
這些研究結果證明，在 10 奈米以下的製程節點中，活性區域的局部形狀及其在佈局中的終端處理方式，不僅僅是為了防止短路而設的幾何規則；它們實質上是機械工程上的關鍵調控手段。 鑑於 SDB 對 PMOS 性能的損害遠比 DDB 更為嚴重，設計與技術協同優化（DTCO）團隊得以據此做出明智的決策。他們可以策略性地在 DDB 上投入面積以維持關鍵路徑的速度，同時在可接受變異性權衡的區域中，透過 SDB 來壓縮面積。
4. 閘口切口如何使金屬閘口成為應力源？
第二種被深入研究的 LLE 主要機制與閘極切口（GC）有關。乍看之下，閘極切口可能看似是佈局層級的終端細節。然而，在先進 FinFET 整合中，它也會改變與閘極堆疊相關的局部力學邊界條件。
在「替換式金屬閘極」製程中，具有功函數的金屬及其周圍的閘極結構會直接影響局部應力場，因此改變閘極切割的位置或處理方式，便會改變通道所承受的應力狀態。矽材料數據顯示，閘極切割位置的接近會產生可測量且系統性的偏移，而這種影響對 p 型元件而言更是顯著得多。
與擴散斷裂類似，處於特定閘極切斷條件附近的 PMOS 電晶體會根據局部應力重新分配的情況，呈現明顯的電流退化或增強現象；而 NMOS 的響應則較小，且更受幾何結構的影響。經校準的 3D 分析重現了這些趨勢，並證實此效應可透過局部機械應力場的變化來解釋，而非僅靠純粹的靜電解釋。
對於先進製程節點的設計而言，這是一項非常重要的結果，因為閘極切口是常見且無法避免的佈局特徵。如果它們能顯著改變電晶體的應力，那麼就不能將其視為中性的終端。它們將成為變異性問題的一部分，最終也會成為緊湊模型與 DTCO 問題的一部分。
5. 多晶片間距與鰭片間距：趨勢雖微，仍具意義
除了擴散間斷與閘極切斷之外，這項研究還探討了與多晶線距及鰭片線距相關的佈局效應。這些機制通常在微縮、佈線可行性及密度等脈絡下被討論，但它們對於元件層級的變異性也至關重要，因為它們會改變局部鄰域，進而影響應力及其他鄰近效應在電晶體周圍的分布方式。
測量與模擬結果顯示，這些與間距相關的影響確實存在，但在許多情況下，其影響程度並不如擴散中斷與閘極切割敏感度那般顯著。其重要性不在於某一次劇烈的變化，而在於它們如何調控局部環境，並與更強的機制相互作用。換言之，多晶間距與鰭片間距是電晶體運作時所處的更廣泛應力環境的一部分，即使它們本身未必總是導致變異性的單一最強驅動因素。
這種區分很有用。它有助於將主要的應力調製因子（例如 DB 和 GC）與那些塑造背景佈局脈絡、且分布更為廣泛的幾何參數區分開來。兩者都很重要，但重要性體現的方式不同。數據中最顯著的特徵源自於那些最直接改變通道應力邊界條件的局部結構。
6. 多晶片間距與鰭片間距的變化會產生什麼影響？
PMOS 較高的靈敏度不僅僅是一種數值上的觀察結果，其背後更有明確的物理解釋。結合矽與 TCAD 的分析顯示，縱向應力是p 型響應的主要貢獻因素。當擴散中斷或閘極切口等局部佈局特徵擾動此應力分量時，對空穴遷移率的影響可能大到足以導致電流產生顯著變化。
正因如此，PMOS 的電壓偏移通常比 NMOS更大且更單調。一旦應力擾動朝不利方向作用，電氣性能的損失便會顯而易見。 在某些情況下，這會導致電流損耗遠超過 10%。在其他情況下，則可善用這種應力敏感性來帶來好處，這正是為何應變工程歷來都是如此有效的 PMOS 效能增強手段。然而，當局部幾何結構未經謹慎控制時，這個有助於提升效能的物理機制，也可能放大佈局所引起的變異性。
這也解釋了為何 PMOS 的測試結果往往是資料集中最顯著的部分。這並非單純因為它們的「表現較差」，而是因為它們與佈局所造成最劇烈干擾的應力分量有著更直接的關聯。這使得它們作為應力監測指標特別有價值，但也意味著若忽略佈局敏感度，其風險將格外高。
7. 為何 NMOS 的響應較小——且更為複雜？
n 型應變較小，但並非微不足道。數據顯示，NMOS 電晶體對相同的佈局擾動通常較為不敏感，但其行為往往較不直觀。這是因為相關的應變響應分散於多個方向分量之上，而非主要由單一方向分量主導。垂直 與橫向應變項皆可能產生影響，而在某些幾何結構中，這兩者會部分相互競爭，從而降低淨電位偏移，或使趨勢較不單調。
這對建模具有重要影響。對於 NMOS 而言，單純以「應力較強／較弱」來解釋往往是不夠的。為了闡明所測得的響應，建模框架必須解析應力張量，並追蹤不同分量隨佈局變化的演變過程。這正是 3D TCAD 分解之所以極具價值的原因：它揭示了 NMOS 的敏感度較低，並不代表該效應不存在；而是意味著其背後的物理機制更為分散，因此在原始電學數據中較不顯著。
這也是為什麼無法用相同的佈局敏感度直覺來處理 PMOS 和 NMOS 的原因之一。能解釋其中一種情況的因素，往往無法直接解釋另一種情況。這種非對稱性並非次要細節，而是本研究中最重要的設計啟示之一。
8. 為何 Silicon Data 與 3D TCAD 之間的協議如此重要？
這項研究最具說服力的成果之一，不僅在於所測得的偏移具有顯著性，更在於經校準的 3D TCAD 框架也能重現相同的趨勢。無論是 PMOS 還是 NMOS，矽晶片數據與模擬結果之間均展現出高度一致性，特別是在「擴散中斷」與「閘極切割」敏感度方面。這種一致性至關重要，因為它表明所觀察到的效應並非隨機的測量偽影或純粹的經驗性異常，而是局部應力環境所導致、可從物理層面加以解釋的後果。
這項協議之所以特別具有意義，是因為其中部分效應相對較為微妙，特別是在 n 型側。能夠在多種佈局條件下重現結果的符號、大小及非對稱性，其驗證效力遠比僅與單一名義曲線吻合更為強大。這顯示出，實驗設計（DOE）、矽片測量以及基於 TCAD 的應力分析的結合，已具備足夠的可靠性，足以解釋裝置層級所發生的現象。
這也正是讓後續製程研究具備可信度的關鍵。一旦證實該框架能解釋矽基 LLE 的主要機制，便能更有把握地運用它來探索製程參數與整合變化的影響。從這個角度來看，最具說服力的結果不僅是測得的 PMOS 敏感度，更在於這種敏感度已能被預測。
9. 這些結果對 DTCO 和佈局設計意味著什麼？
在擴散斷點和閘極切口周圍觀察到的電氣變化，絕非微不足道的奇特現象。在先進製程節點中，10% 的 PMOS 電流損失並非微不足道的建模修正。若未妥善考量，此影響足以波及時序、匹配度、設計餘裕，並最終影響產品行為。這意味著這些臨界效應（LLEs）不能僅停留在矽片後除錯或非正式的設計直覺中。它們必須在單元開發、佈局優化以及緊湊模型建構的過程中得到充分體現。
這正是DTCO連結至此之處顯得格外重要的原因。佈局緊湊化技術旨在提升面積與密度，但此處的結果顯示，某些幾何設計選擇亦可能加劇機械敏感性。若擴散層斷裂且閘極終端更靠近活性區，電晶體便會與其鄰近區域產生更強的耦合。這使得面積優化與變異性控制之間形成直接的權衡關係。
從實際層面來看，這意味著 LLE 感知型設計已不再是可選項。研究結果支持以下需求：需採用考量佈局因素的緊湊建模、考量應力因素的 PDK 開發，以及反映實際機械敏感度的設計規則，特別是針對 PMOS 關鍵路徑與高效能邏輯結構。
這些數據如何改變我們對版面配置的看法？
這些結果中最引人入勝的結論之一，在於其概念層面而非數值層面。傳統上，佈局常被視為電晶體的幾何表示，而該電晶體的特性早已由製程與元件物理學在其他地方定義完成。然而，本研究的結果指向了不同的方向：佈局本身即是物理現象的一部分。元件周圍的局部區域並非被動的背景，而是會直接影響通道應力狀態，進而影響電氣響應。
擴散間隙和閘極切口特別能說明這一點，因為它們是常見、真實且無法避免的佈局特徵。它們並非什麼稀奇的製程實驗。這些特徵會產生可測量且可預測的電流偏移，這意味著在先進製程節點上，受佈局影響的變異性並非特例，而是該技術的結構性特性。
這個概念可能是整組研究結果中最關鍵的設計啟示。一旦佈局成為機械性的邊界條件，就不能再僅憑名義寬度、長度和鰭片數量來理解電晶體的變異性。局部情境必須同時納入物理解讀與設計方法論之中。
結論
結合測量與建模的分析揭示了一幅非常清晰的圖景。 在先進的 7 奈米 FinFET 結構中，「擴散中斷」與「閘極切斷」屬於最強烈的應力相關局部佈局效應之一，其影響對p 型元件尤為嚴重——電流波動可能超過10%，而在經校正的研究中，甚至可達約±12%。 NMOS 元件整體而言較不敏感，但其行為也更為複雜，因為有多種應力成分共同影響其響應。
這些結果的重要性遠不止於裝置特性分析。它們表明，佈局相關應力是先進製程節點變異性的真實且可預測來源；其最顯著的影響可透過實驗加以隔離；且其背後的物理機制可透過經校準的 3D TCAD 框架加以捕捉。這三者的結合，將局部佈局敏感性從一種經驗上的困擾，轉變為一個能夠被分析、建模，並最終透過工程手段加以解決的問題。
一旦理解了 LLE 的主要作用機制，接下來的問題便更為務實：哪些參數調整會使這些效果更好或更差？這正是接下來討論的重點。
接下來會發生什麼
在下一篇文章中，我們將從主要與佈局相關的結果，轉而探討調控這些結果的製程參數：閘極切割時序、介電絕緣材料、SDB 溝槽寬度、間隙層厚度以及溫度。這些研究揭示了製程整合如何大幅增強或減弱與應力相關的 LLE 行為，以及這為何對 DTCO 和製程優化至關重要。