上一篇文章著重探討了這項工作的實驗層面：一款高密度的 7 奈米 FinFET 特性分析晶片、一個結構化設計實驗（DOE），以及一套旨在隔離矽片上佈局相關效應的量測流程。然而，一旦獲得這些電學結果，一個更為重要的問題便浮現出來：該如何將佈局相關的電學偏移轉化為可預測的物理模型？
這正是 TCAD 不可或缺之處。矽晶片測量雖能顯示某個局部幾何結構的表現與另一個不同，但並不能直接揭示 原因為何。這些測量無法顯示潛在的應力張量、製程誘導的應變分布，亦無法揭示縱向、垂直及橫向應力分量對觀測到的電流或閾值電壓變化所作出的相對貢獻。為了獲得此層級的解釋，並最終實現預測，我們建構了一個 3D TCAD 框架，並根據商用 7 奈米 FinFET 技術的電學數據進行校準，其明確目標在於建模與應力相關的局部佈局效應。
其結果不僅僅是一個針對標稱電晶體進行調校的裝置模擬器。這是一個兼具製程意識、佈局意識，並經實驗校準的框架，旨在將局部幾何結構、製程引起的應力、遷移率擾動以及電學響應相互連結。正是這種結合，使該模型不僅能用於解釋現象，更能應用於 DTCO、PDK 開發以及製程優化。
本文將說明該框架的建構過程：該模型需達成的目標、校準流程的組織方式、納入哪些物理效應、應力如何轉化為電學行為，以及為何此類建模已成為先進製程節點變異性分析不可或缺的一環。
1. 為何必須使用 3D TCAD 模型？
受到鄰近擴散中斷或閘極切口影響的電晶體，並不會在抽象意義上單純地變得「更好」或「更差」。 其行為的改變，是因為局部製程幾何結構擾動了應力場，而該應力場透過矽的各向異性機械響應，進而改變載流子的傳輸特性。若目標是從電學觀測轉向物理層面的解釋，則模型必須建立「佈局幾何結構 → 製程誘導應力 → 遷移率擾動 → 電學特性」之間的關聯。這正是 TCAD 框架的宗旨所在。
此外，該框架也必須與實際技術保持足夠接近，才能具有可信度。這並非僅為說明某種效應而建構的「玩具級」FinFET 模型。 該元件模型反映了商用 7 奈米矽 FinFET 技術，其結構包含關於外延生長、閘極堆疊形成、沉積順序及熱處理步驟的製程假設。這種對製程的考量至關重要，因為與應力相關的 LLE 並非純粹的幾何假象；它們源於幾何結構與製程流程之間的交互作用。
建立模型的第三個理由是，僅憑矽資料難以輕易區分相互疊加的機制。測量結果或許會顯示漏極電流或閾值電壓的偏移，但這種偏移可能是多種耦合因素所致。TCAD 使我們能夠將響應分解為可從物理上解釋的組成部分：局部應力張量、遷移率變化、靜電偏移，以及取決於製程的邊界條件。若缺乏這種分解，LLE 特性分析仍僅止於描述性。 透過這種分解，特性分析便能轉變為預測性的。
2. 我們該如何確保進行的是預測，而非僅是曲線擬合？
一個適用於 LLE 的實用 TCAD 模型，不能僅憑其能否重現單一傳輸曲線來評判。 此處的目標更為廣泛：建立一個能夠解釋多種佈局相關情境下實際測量行為的框架，並藉此預測設計或製程變更所帶來的影響。正因如此，該框架是透過由超過 30,000 筆矽片測量數據所建構的資料集進行驗證，而非僅針對一套狹隘且孤立的參考結構進行驗證。
該模型特別應用於擴散斷裂（DB）與閘極切割（GC）的靈敏度分析，同時也適用於相關的幾何依賴效應，例如多晶線間距與鰭片間距。它不僅需要重現正確的趨勢方向，還需捕捉 p 型與 n 型元件之間的不對稱性。 數據顯示，p型 FinFET 展現出顯著更強的敏感度，應力相關的波動幅度約達 ±12%；而 n型 裝置通常呈現較小的偏移（往往低於 5%），且有時會出現更多非單調的行為，這是因為不同的應力分量彼此相互競爭所致。
這項區別至關重要，因為它揭示了該模型真正試圖捕捉的本質。挑戰不僅在於預測「應力越大，電流越大」這一點，而在於重現一個在物理上具有各向異性且取決於載流子的系統——在此系統中，電學響應的正負號與大小取決於裝置內部應力的詳細取向與分解方式。這要求該框架既須在力學上細緻入微，又須在電學上經過校準。
3. 我們該如何建構一種具備製程意識的 3D FinFET 結構？
建模流程的起點是 FinFET 的 3D 製程／元件模型，其建構方式旨在明確納入最相關且易受佈局影響的製程特徵。該模型並未試圖重現完整的晶圓級變異性或整個製程線，而是著重於局部製程變異性與局部幾何效應，因為這些正是與應力相關的 LLE 最密切相關的機制。
這種本地化是刻意為之的。其目標並非模擬所有可能的變異來源，而是建立 一個具備足夠製程真實性的模型 ，以捕捉特定的佈局選擇——例如擴散中斷配置或閘極切割位置——如何改變局部應力狀態，進而影響元件的電學行為。這需要納入嵌入式外延區域、閘極堆疊材料、介電層與隔離結構，以及形成最終應力狀態所需的熱歷史。該框架亦整合了 Si/SiGe 材料的各向異性應力響應，這對於追蹤應變如何向通道內傳播至關重要。
從實際應用角度來看，該框架位於兩個工程層級之間。它比緊湊型模型在物理層面更為細緻，但仍保持足夠的聚焦程度，足以用於佈局敏感度分析與技術探索。正是這種折衷的定位，使其能有效應用於考量佈局因素的變異性分析，以及以數位設計與製造流程（DTCO）為導向的研究。
4. 為何將校準分為兩個截然不同的階段？
在建模流程中，最重要的決策之一是將校正分為兩個階段：先進行製程校正，再進行電學／元件校正。這種區分至關重要，因為如果在開始進行電學擬合之前，尚未確立結構假設，與應力相關的 LLE 建模結果將很快變得不可靠。
在製程校正階段，確立了參考電晶體的幾何結構與材料模型。經校正後的結構包含約 7.7 Å 的有效氧化層厚度 (EOT)，對應於由約 6 Å 的 SiO₂ 和 11 Å 的 HfO₂ 組成的堆疊結構。在開始進行輸運特性擬合之前，還對其他結構假設進行了調整，以建立一個在物理上可信的參考模型。 隨後，透過介面陷阱密度假設來調整亞閾值行為，並藉由鰭高及電學增益因子等參數來校準漏極電流。
這種排序方式可防止模型退化為純粹的曲線擬合。若製程表徵不穩定，雖然總能強行將電學參數調整至與測量曲線吻合，但結果可能不再對應於物理上合理的裝置。透過將結構校正與傳輸校正分開處理，最終模型作為預測性工程框架的可辯護性將大幅提升。
5. 模擬器內的物理層架是什麼樣子的？
確立參考結構後，下一步便是啟用所需的物理模型，以重現受應力作用下先進 FinFET 的行為。 模擬器設定包含 Masetti 摻雜依賴性移動度、Canali 速度飽和、IALMob、壓阻式移動度、Shockley–Read–Hall (SRH) 複合、奧格複合、能帶間隧穿、變形電位理論、態密度修正，以及密度梯度量子修正。
此模型堆疊反映出，目標問題並非典型的長通道 MOSFET。 在 7 奈米級的 FinFET 製程節點中，次閾值靜電效應、遷移率退化、量子限制效應以及應力敏感的輸運現象皆至關重要，且這些效應會在三維幾何結構中相互作用。採用基於變形電位的物理模型以及壓阻式遷移率校正尤為重要，因為這些正是將機械應力轉化為電學效應的機制。
納入這些模型並非僅為了追求完整性。由於目標問題本質上對佈局敏感，因此這些模型是必要的。簡化的模擬器或許能重現晶體管的標準行為，卻可能完全忽略當局部幾何結構發生變化時所出現的敏感性。完整的模型堆疊使該框架能夠對其試圖解釋的那些效應做出反應。
6. 為何應力張量分解才是真正的關鍵？
整個框架的核心在於一個概念：並非所有應力都是一樣的。單一的標量應力值不足以解釋現代 FinFET 的觀測行為，尤其是當 n 型與 p 型元件的測量靈敏度存在如此顯著差異時。因此，本分析將應力場分解為其主要分量——特別是縱向、垂直及橫向應力——並研究各分量如何影響電學響應。
正是這種分解，使得 PMOS 與 NMOS 之間的不對稱性在物理層面上得以理解。結果顯示，縱向應力是 p 型佈局敏感度的主要貢獻因素，這解釋了為何 PMOS 元件會對「擴散斷裂」與「閘極切割」配置展現如此強烈的依賴性。至於 n 型元件，情況則較為複雜：垂直與橫向應力分量可能變得更為重要，且由於多個分量之間存在部分相互競爭，因此淨電學響應通常較小，且較不具單調性。
這是整個建模工作中最具啟發性的發現之一。PMOS 較強的靈敏度不僅僅是來自量測的經驗性觀察；它更成為一種可從物理層面加以詮釋的現象，源於不同載流子在 3D 元件結構內對不同應力取向所作出的反應。這正是 TCAD 所能提供的洞見，而單憑量測則難以輕易揭示。
7. 「矽谷驗證」是如何證明該模式的可信度的？
一個 TCAD 框架唯有能重現矽晶片實際運作情形時，才具有實質意義。因此，該 3D 模型經過校準後，並以高密度量測資料集進行驗證，過程中特別著重於對應力相關 LLE 最具影響力的佈局情境。無論是 PMOS 還是 NMOS 元件，模擬結果與量測結果均呈現高度一致性，且該框架成功重現了與擴散斷裂及閘極切斷敏感度相關的主要趨勢。
此驗證步驟尤為重要，因為目標效應未必總是顯著。在某些情況下，偏移量僅有幾個百分點，特別是對於 n 型元件而言。因此，能夠同時重現較大的 PMOS 靈敏度以及較小且更複雜的 NMOS 響應，是檢驗模型可信度的有效測試。這表明該框架不僅僅是擬合單一標準元件，更能準確捕捉不同元件極性與配置下，依佈局而異的物理特性。
正是這種驗證，使該框架日後得以應用於更廣泛的製程研究。一旦模型被證實能夠重現測得的佈局敏感度，便能進一步探討諸如閘極切割時序、介電絕緣材料選擇、SDB 溝槽寬度、間隙層厚度以及溫度等因素；若要透過實驗在所有組合中分別隔離這些變因，將困難得多。
8. 應力物理學如何轉化為緊湊模型？
該框架最具價值的方面之一，在於它不僅止於應力模擬。所提取的敏感度會被明確映射至與 BSIM-CMG 相關的簡化模型參數，包括 U0、UA、DVTP0、DVTP1、DVTP2 及 LPE0。此步驟至關重要，因為它將物理研究轉化為能直接影響電路模擬與設計流程的要素。
正是透過這種對應關係，這項工作的廣泛重要性才格外顯現。 若研究成果僅停留在 TCAD 領域內，雖有助於理解元件物理特性，但對設計輔助的助益將大為減損。透過將應力誘導的佈局敏感性與緊湊模型參數建立關聯，此框架開闢了一條從佈局敏感的元件行為，延伸至 SPICE 相容電路影響的途徑。這座橋樑正是 PDK 開發、DTCO、變異性感知模擬，以及以良率為導向的設計分析所不可或缺的關鍵。
這進一步闡明整個系列的主要訊息之一：在先進節點中，佈局不僅僅是繪圖中的虛構元素，更是一種實體邊界條件，最終必須體現在設計人員日常使用的模型中。而緊湊模型映射，正是使這一點在實務上得以實現的關鍵。
9. 這個框架釋放了哪些新功能？
經過校準與驗證後，該框架已遠不止於一個元件模擬器。它成為了一種提出「如果……會怎樣？」這類問題的途徑，而這些問題對於先進製程技術的開發至關重要。 該模型被用於評估閘極切割策略、間隙層沉積選擇、介電絕緣材料、SDB 溝槽寬度變化、間隙層厚度變異性以及溫度等因素的影響，並展示這些製程或佈局參數如何改變與應力相關的 LLE 行為的幅度，有時甚至會改變其符號。
其中部分結果尤為引人注目。分析顯示，柵極切割時序會對應力敏感度產生顯著影響；介電絕緣材料可大幅提升或降低 PMOS 的性能；SDB 過蝕對 PMOS 的負面影響遠大於 NMOS；而溫度從 300 K 升至 375 K 時，n 型元件的 LLE 敏感度會降低約 80%，p 型元件則降低約 40%。 這些並非抽象的觀察結果；它們展示了該框架如何引導製程與整合開發中的實際權衡取捨。
這是該模型最具實際意義的方面之一。它將測得的矽材料變異性轉化為可付諸行動的製程洞見，這正是 TCAD 在工業半導體領域所能帶來的最明確價值體現之一。
10. 現行框架有哪些固有的局限性？
一個可信的建模框架不僅必須界定其能力範圍，還須明確其限制。該模型並未試圖模擬完整的晶圓級變異性，且其中部分製程假設仍受限於底層技術的專有性質。 本模型的重點在於局部製程變異、局部幾何形狀擾動以及與應力相關的電學敏感度，而非重現整個晶圓廠環境中所有可能的製造變異來源。
此外，還存在與節點及晶圓代工廠可移植性、測量雜訊、簡化的應力建模、靜態幾何假設以及運算成本相關的限制。這些並非次要的注意事項。它們界定了該框架的實際適用範圍，並明確指出該框架應被視為一種功能強大但存在局限的工程工具。它能夠解釋並預測一大類與佈局相關的效應，但並非用來全面取代矽特性分析或完整製造變異性分析的通用替代方案。
實際上，這正是其優勢之一。該框架既雄心勃勃卻又不流於籠統。它專為解決一個特定問題而設計——即先進 FinFET 裝置中的應力相關局部佈局效應——並以一種既符合物理原理又具實用價值的方式來處理該問題。
結論
如果前一篇貼文探討的是如何測量與應力相關的局部佈局效應，那麼這篇則將說明如何將這些測量結果轉化為可預測的物理模型。 一個實用的 LLE 模型，其功能絕不僅止於擬合電學特性曲線。它必須在既具物理一致性又經實驗驗證的框架內，將局部幾何結構、製程誘導應力、各向異性載流子輸運，以及測得的元件響應相互連結。這正是 3D TCAD 流程所設計的初衷。
透過整合具備製程感知能力的 3D FinFET 結構、雙階段校準流程、豐富的傳輸與應力物理模型堆疊，以及基於高密度矽片量測數據的驗證，此框架為理解商用 7 奈米 FinFET 技術中與佈局相關的變異性提供了預測基礎。 此外，該框架還架起了從元件層級應力物理到緊湊模型參數之間的橋樑，使這項研究成果能直接應用於 PDK 開發、DTCO、製程優化以及考量變異性的設計。
一旦有了這樣的模型，最引人入勝的問題便是接下來的這個：矽究竟能揭示哪些關於最強 LLE 機制的資訊？這正是討論自然會延伸到的下一個層面。
接下來會發生什麼
在下一篇文章中，我們將從建模框架轉向主要研究結果：探討「擴散斷裂」（Diffusion Breaks）、「閘極切斷」（Gate Cuts）、「多層間間距」（Poly Pitch）及「鰭間間距」（Fin Pitch）如何影響已測量 7nm FinFET 結構的電學行為；說明為何 PMOS 元件的敏感度遠高於 NMOS；以及結合測量與 TCAD 分析所揭示的潛在應力物理機制。