數十年來，CMOS 技術的進步是由兩項極具影響力的理念所驅動。摩爾定律（Moore’s Law）闡述了電晶體密度呈指數級增長的現象，而丹納德縮放定律（Dennard scaling）則解釋了為何縮小電晶體尺寸能同時提升效能、降低功耗並減少佔用面積。在那個歷史時期，縮放技術幾乎「不費吹灰之力」就帶來了這組難得的綜合效益。
那個時代已成過去。隨著 CMOS 步入深納米時代，僅靠幾何尺寸的縮小已不足以保證傳統的功耗-效能-面積（PPA）提升。物理尺寸的縮減雖持續進行，但效益日益遞減，而進展也越來越依賴於架構創新、製程整合以及設計與技術協同優化（DTCO）。換言之，僅憑裝置的名義尺寸，已無法理解電晶體的行為。
這種轉變所帶來的最重要後果之一，就是周邊佈局本身已成為裝置的一部分。在先進的 FinFET 技術中，電晶體周圍的局部幾何環境會透過應力、靜電以及與製程相關的交互作用，對其電學行為產生可測量的影響。在這些效應之中，與應力相關的局部佈局效應（LLEs）已成為系統性變異性的一個特別重要的來源。
此主題是本博士研究的重點，旨在透過結合實驗與建模的框架，探究商用 7 奈米 FinFET 技術中由應力所引起的局部電壓偏移（LLEs）。本研究基於一款擁有超過 30,000 個元件的高密度測試晶片、一套專門用於隔離佈局相關效應的實驗設計（DOE）方法，以及一套經由矽片量測數據校準的 3D TCAD 流程。 在 p 型元件中，研究發現某些與佈局相關的應力擾動會導致性能波動超過 10%，這凸顯了在先進製程節點中，局部幾何結構對電晶體行為的影響有多麼顯著。
這篇首篇文章為本系列文章奠定基礎。文中闡述了與壓力相關的 LLE 為何變得如此重要、它們如何與「快樂擴充」的終結相關聯，以及為何它們如今處於裝置物理學、緊湊建模、DTCO 以及良率導向設計的交匯點。後續文章將更深入探討測量方法、建模框架、主要的矽片實驗結果，以及這些發現對未來 FinFET 和 GAA 技術的啟示。
1. 為何「快樂擴展」會讓位於更嚴峻的現實？
CMOS 製程微縮的歷史性承諾既簡單又強大：只要讓電晶體變得更小，電路便會變得更密集、更快，且更具能源效率。在理想的丹納德（Dennard）縮放模型下，一次具代表性的線性縮放（縮放係數為 0.7），不僅能將電晶體面積縮小至約一半，同時還能改善延遲並降低動態功耗。這種綜合效果，成為技術微縮在經典 PPA 觀點下的基礎。
然而，隨著電晶體尺寸進入深奈米級領域，這種有利的局面逐漸削弱。一旦短通道效應、漏電以及供電電壓限制成為主導因素，單靠幾何尺寸縮小便無法再取得進一步的性能提升。此時，持續的進步更倚重製程增強技術、新材料、更複雜的元件結構，以及技術與設計之間日益激進的協同優化。
這種轉變不僅僅是歷史上的註腳。它解釋了為何那些曾經次要的變異機制，如今卻變得至關重要。在邊距更為緊湊、裝置結構呈三維形態，且佈局緊湊化趨勢日益激進的環境中，看似微不足道的幾何細節，都可能演變成可測量的電學差異。這正是「局部佈局效應」變得至關重要的環境。
2. 為何在先進製程節點中，機械應力如此重要？
在先進 CMOS 技術中，機械應力長期以來一直是其中一種最實用且最微妙的物理控制手段。就應變工程相關的應力水準而言，矽仍處於彈性範圍內，這意味著機械變形會以可逆的方式改變半導體能帶結構，而不會造成永久性的結晶結構損傷。其最重要的電學影響在於載流子遷移率的變化。
這種遷移率響應並非各向同性的。在矽材料中，應力的影響在很大程度上取決於晶體取向、電流方向以及載流子類型。這點對於（100）取向的晶圓尤為重要，此類晶圓廣泛應用於先進的 FinFET 邏輯技術中。電子與空穴對應力的響應方式並不相同，而這種不對稱性正是應變工程成為 CMOS 優化中如此重要工具的原因之一。
從實際應用來看，p型元件通常比n型元件對應力引起的移動度變化更為敏感。這一點在論文中同樣佔有核心地位：矽晶片測量與TCAD分析顯示，p型FinFET對局部應力擾動的敏感度顯著更高，在特定配置下，其因佈局而異的變異幅度甚至可能超過10%；相較之下，n型元件通常展現出較小、有時則更為複雜的響應。
因此，壓力不僅僅是一種背景性的生理效應。它既是機會，也是負擔：既是一種可以有意識地運用來提升行動力的工具，同時當它與佈局情境結合時，又會成為不必要的變異來源。
3. 人工應變是如何轉化為非預期應力的？
多年來，半導體產業一直有意利用應力。早期的應變工程方法利用晶圓層級的晶格失配——例如在鬆弛的 SiGe 緩衝層上生長矽——來誘導有益的整體應變。這些方法在平面製程技術中相當有效，後來在 FD-SOI 技術中亦然，但在高度三維架構中，其效率已不再那麼顯而易見。
為了在非平面裝置中持續提升移動度效益，業界轉而採用更局部化的應力技術。例如：嵌入式外延源極／漏極應力源、接觸蝕刻停止層（CESL）以及應力記憶技術（SMT）。這些方法旨在有目的地改變通道的局部機械環境，並屬於更廣泛技術工具箱的一部分，使 CMOS 能在理想丹納德行為失效後仍能持續微縮。
然而，一旦應力成為裝置優化的關鍵要素，便會衍生出一個無法迴避的問題：當局部佈局無意間改變了該應力場時，會發生什麼情況？這正是「局部佈局效應」的起點。即使設計者並未刻意引入額外的「應力源」，鄰近的活性區、隔離結構、閘極終端、接觸點配置以及局部圖案密度，都可能擾動晶體管通道所承受的應力分布。
「人工設計應變」與「佈局引起的應變變異性」之間的區別至關重要。前者是刻意為之且在設計上具有益處；後者則取決於具體情境，往往難以直接觀察，甚至會導致尺寸圖示完全相同的電晶體之間，也產生可測量的裝置間差異。
4. 所謂的「局部佈局效應」（LLEs）究竟是什麼？
局部佈局效應（LLEs）是指晶體管電氣行為中系統性且取決於圖案的變化，這些變化源自周邊佈局環境，而非僅由名義尺寸所致。它們可能會影響閾值電壓、驅動電流及次閾值行為等參數。與純粹隨機的變異來源不同，局部佈局效應在原理上是確定性的，這意味著它們不僅僅是「雜訊」，而是只要充分理解其底層物理原理與製程依賴性，便能進行特性分析與建模的現象。
在先進的 FinFET 技術中，數類佈局特徵皆可能成為局部應力源。活性區域的幾何形狀及其與鄰近結構的距離，皆會改變局部應力場。閘極終端與線端位置的設定，則會同時改變靜電行為與機械邊界條件。阱緣的接近程度會擾動局部摻雜分布，而接觸點的配置不僅會影響寄生電阻，同時也會擾動鄰近區域由製程所引起的應力場。
相較於平面式元件，這些相互作用在 FinFET 中變得更加複雜，這是因為通道本質上具有三維特性，且閘極堆疊、源極／漏極整合、間隔層及隔離結構，皆共同造就了一個緊密耦合的機械環境。在本論文中，最深入探討的兩種 LLE 機制分別是「擴散中斷相關效應」與「閘極切口相關效應」，研究證實這兩者皆會調變局部應力，並顯著影響元件特性。
正因如此，我們不應將 LLE 視為一個孤立的建模困擾，而應視為現代元件架構與製程整合所衍生的特性。隨著元件日益趨向三維化，佈局也愈發緊湊，電晶體對其周邊環境的「感知」也日益增強。
5. 為何 DTCO 會讓 LLE 變得更重要，而非更不重要？
當僅靠縮減間距已不足以持續提升密度時，「設計技術協同優化」（DTCO）已成為維持密度提升的主要方法之一。現代製程節點不再僅依賴縮小接觸多晶間距、鰭片間距或金屬層間距，而是透過重新審視單元架構、電晶體佈置、佈線資源及設計規則，並將其綜合考量，從而日益實現面積節省。
一個典型的例子是從Intel 7 過渡到 Intel 4 的過程，其中晶體管密度提升的全部成效並不能僅靠間距縮小來解釋。英特爾將物理縮放與由 DTCO 驅動的變更（例如降低標準單元高度、減少鰭片數量以及更緊密的擴散間距）相結合，從而展示了現代晶體管密度進步如何源自幾何結構與架構的雙重因素。
然而，這些策略同時也加劇了佈局敏感度。隨著擴散區斷裂、閘極切口、隔離邊緣及其他鄰近結構逐漸靠近有效通道，其機械與電氣影響便日益增強。原本位於相對安全距離的結構，如今已落入電晶體的有效交互作用區域內。換言之，那些有助於恢復面積縮放的技術，同時也可能放大佈局敏感度（LLEs）。
這是本論文的核心論點之一：DTCO 與 LLE 的敏感度之間存在緊密關聯。若在未充分理解局部幾何結構如何調控應力的情況下，過度強行進行佈局緊縮，其代價可能會在後續階段以無法解釋的變異性、匹配性能下降或設計裕度縮減等形式顯現。正因如此，具備應力意識的 DTCO 以及考量 LLE 的緊縮建模，並非可有可無的優化措施，而是先進製程節點開發中不可或缺的要素。
6. FinFET 是如何在解決一個問題的同時，卻又暴露了另一個問題的？
從平面式 MOSFET 過渡到 FinFET，是源於隨著製程微縮深入奈米級領域，亟需恢復靜電控制。相較於平面式元件，多閘極架構能對通道提供更佳的控制，不僅降低了漏電，更使 CMOS 製程的微縮能力再延長了一代。
然而，轉向 FinFET 技術也帶來了遠為複雜的機械環境。鰭片幾何結構、閘極堆疊、隔離結構、源極／漏極應力源，以及局部圖案密度，共同構成了一個三維應力場，其複雜程度遠高於平面式元件，不僅更難理解，也更難進行抽象化處理。因此，雖然這項架構變革改善了靜電特性，卻也使得與應力相關的佈局效應在結構上變得更加重要。
展望未來，業界正朝向「全圍檬式」（GAA）架構發展，例如奈米片式元件。GAA 結構透過以柵極材料從四面八方包圍導通區，進一步提升靜電控制能力，並能藉由垂直堆疊導通區來實現電流縮放，而非持續增加水平鰭片數量。英特爾的RibbonFET以及其他製造商的類似 GAA 技術，皆反映了這項轉型趨勢。
與此同時，諸如背面供電等 先進互連創新技術——例如英 特爾在 18A 製程中採用的PowerVia技術——正改變著電晶體周圍的佈局與佈線環境。 與此同時，高數值孔徑（High-NA）極紫外光（EUV）技術透過提升單次曝光解析度與重疊精度，正不斷拓展光刻能力；ASML 報告指出，其 0.55-NA 系統可達到 8 奈米解析度，而 imec/ASML 則成功在單次曝光中實現低於 20 奈米的間距光刻。這些進展將推動晶片密度進一步提升，但同時也使得圖案保真度、製程控制以及考量佈局變異性的能力變得更加重要。
因此，儘管裝置架構正在演進，但核心教訓依然不變：隨著製程縮放日益朝三維方向發展，且協同優化程度日益加深，局部情境的重要性也隨之提升。若說有什麼不同，那就是在 GAA 時代，問題變得更加複雜，而非更為簡單。
7. 為何預測建模已不再是可有可無的選項？
一旦 LLE 變得足夠大，以至於會影響元件電流、閾值電壓，並最終影響電路時序或功耗，就必須在模擬中加以建模。這意味著這些影響不能僅停留在製程直覺或晶片後端除錯階段：必須將其轉化為與 SPICE 相容的緊湊模型，並納入考量變異性的設計流程中。
針對應力相關局部電壓效應（LLEs）的預測框架，需要幾個緊密相連的步驟。首先，必須透過具備全應力張量解析度且針對相關應變來源（包括外延區、閘極材料、STI 及 CESL）採用現實假設的「製程感知」機械模擬，來提取局部應力場。其次，必須透過一種能考量晶圓取向、電流方向、載子類型及元件架構的壓阻式移動度模型，將該應力資訊轉換為電學影響。 第三，必須將這些物理敏感度抽象化為「佈局感知型」的緊湊模型參數，以便設計人員能在電路層級實際運用。最後，必須針對專門設計用以隔離個別佈局效應的矽片量測結果，對整個框架進行驗證。
這正是本論文所採取的方向。本研究結合了針對高密度 7 奈米 FinFET 測試晶片進行的系統性量測，以及經校準的 3D TCAD 框架，並將所得的靈敏度映射至與緊湊模型相關的參數，例如遷移率與閾值電壓偏移。 其目標不僅在於事後解釋所觀察到的行為，更在於建立一套預測性方法論，以支援DTCO、PDK 開發、製程調校，以及考量良率之設計決策。
隨著佈局特徵日益微縮，製程複雜度不斷增加，此類模型的價值也隨之提升。在先進製程節點中，精確的 LLE 特性分析已成為預測變異性、確保設計穩健性、進行物理驗證以及縮短產品上市時間的關鍵要素。
8. 論文背後的核心論點
如果非要將整項研究濃縮成一句話，那便是：
在先進的 FinFET 技術中，佈局已不再僅是對元件在光罩層級的描述，而是元件物理特性的一部分。
正因如此，與應力相關的LLEs值得關注。它們將電晶體架構、製程整合、機械應力、緊湊建模以及電路層級的變異性，整合為單一問題。此外，它們也是最鮮明的例子之一，展現了「快樂縮放」時代的終結如何改變了半導體工程的思維模式：效能的提升不再僅仰賴微縮結構尺寸，而是取決於對那些過去因規模過小而可忽略不計的交互作用，進行理解與控制。
在本研究中，我們透過結合矽特性分析、考量佈局設計的實驗設計（DOE）、應力模擬及電學建模等方法來探討此問題，並特別著重於辨識具有物理意義的影響因素，並將其轉化為可付諸實行的設計與製程指引。正是這種結合，使得此主題格外引人入勝：它恰好處於基礎元件物理學與工業實用性之間的交界處。
結論
激進的 DTCO、三維裝置架構以及持續的晶格間距縮放所產生的綜合效應，已將應力誘導的局部佈局效應（LLE）從次要的修正項目，轉變為設計與建模的核心挑戰。矽材料中載流子遷移率對機械應力的強烈方向性依賴性，加上現代 FinFET 製程整合所產生的複雜應力分布，使得精確且經實驗驗證的 LLE 建模變得不可或缺。
在先進的 CMOS 技術中，LLE 特性分析已不再是可有可無的選項。它已成為「考量變異性」的 PPA 優化之先決條件，也是突破傳統「理想縮放」範疇、實現進一步縮放的關鍵推動力。
接下來會發生什麼
在下一篇文章中，我們將從「為什麼」轉向「如何」：在現代 FinFET 製程節點中，該如何透過實驗將局部佈局效應（LLE）獨立分離出來，同時避免將應力、靜電效應與隨機變異性混為一談？這將引領我們深入探討本論文所開發的特性分析方法論的核心：測試晶片架構、佈局設計實驗（DOE），以及用於在矽片上分離各 LLE 貢獻的測量策略。