上一篇文章著重探討了在矽晶片上觀察到的最強布局敏感機制：擴散斷裂與 閘極切割，以及它們如何對局部應力造成足夠強烈的擾動，以致改變電晶體的行為，特別是在p 型 FinFET 中。然而，一旦理解了這些機制，一個更實際的問題隨即浮現：究竟是什麼因素使這些機制變得更好或更差？換言之，製程流程中的哪些環節會放大與應力相關的局部布局效應，而哪些環節則會減輕這些效應？
正因如此，製程整合的重要性便與佈局設計不相上下。在先進製程節點中，製程變異性不僅取決於元件的標稱幾何尺寸，更受諸多細節因素影響，例如材料的沉積方式、隔離層的形成方式、溝槽的蝕刻強度、製程完成後間隙層的最終厚度，甚至元件的運作溫度。這些選擇足以改變局部機械環境，進而以可測量的程度改變電氣行為。
這一點之所以特別重要，在於這些並非抽象的模擬器控制旋鈕。它們是真實的整合參數，會直接影響性能、變異性、製程窗口、PDK 假設以及 DTCO 權衡。其中有些僅會產生微小的電氣偏移，有些則會劇烈改變 PMOS 的行為。而且由於其底層機制是由應力驅動的，因此相同的製程選擇對 PMOS 和 NMOS 的影響可能截然不同。
本文著重探討這些與製程相關的關鍵因素：柵極切割時序、介電材料、SDB 溝槽寬度、間隙層厚度以及溫度，如何重塑局部應力狀態，並藉此改變元件的電學響應。
1. 佈局敏感度如何轉化為製程敏感度？
思考與應力相關的局部電壓下降（LLEs）時，一個有用的角度是：佈局定義了機械邊界條件，而製程整合則決定了這些邊界條件在通道中轉化為實際應力的強度。幾何結構或許決定了電晶體在何處受到擾動，但製程流程則決定了該擾動是如何產生、傳遞或消散的。
這意味著，若周邊製程假設發生變化，兩組名義上意圖相同的佈局，其行為可能並不相同。 介電層材質的微小差異、柵極切割順序的改變、溝槽蝕刻的變更，或是間隙層厚度的小幅漂移，都足以改變局部應力環境，進而改變 LLE 響應的幅度。在實際應用中，這使得若干整合細節轉變為可調變的控制因子——這些參數 或許無法以傳統意義上定義電晶體的電氣特性，但仍會對其最終行為產生可測量的影響。
這正是為何先進製程節點的變異性不能僅被視為裝置設計問題，或僅被視為佈局問題的原因之一。它處於佈局、材料、製程順序與應力物理之間的交界處。相關製程研究已將此點闡明得十分清楚。
2. 閘極切斷時序如何影響機械結果？
製程相關應力調控最鮮明的例子之一，來自閘極切割（Gate Cut）的時序安排。閘極切割的位置本身作為佈局特徵已至關重要，但用於實現該特徵的製程順序同樣至關重要。不同的整合時序（例如GC First、GC Late 和GC Last）， 即使名義上的幾何結果看似相似，也不會使 元件處於相同的機械狀態。
結果顯示，閘極切割（Gate Cut）的時序對應力敏感度具有顯著影響，其中「GC First」被證實為最敏感的選項。這是一項重要的發現，因為這意味著最終的 LLE 行為不僅取決於切割的位置，還取決於在積層過程中何時進行切割。局部應力場取決於製程歷史，而不僅僅是最終光罩的幾何形狀。
從實務角度來看，這對 DTCO 及製程開發具有直接影響。若僅因圖案化便利性或整合相容性而選擇某種柵極切割策略，卻未考量其對局部應力的影響，部分負面影響可能會在日後以 PMOS 變異性或效能餘裕降低的形式顯現。這正是唯有將佈局敏感度與製程整合一併分析時，才會顯現的權衡取捨。
3. 柵極間隙層沉積方法會產生什麼影響？
並非每個整合參數都會帶來顯著的變化。一個有用的反例是閘極氮化物間隙層的沉積。研究人員評估了 不同的沉積方法（例如LPCVD、PECVD 和ICPCVD）， 以了解間隙層薄膜的機械特性是否會透過應力調變顯著改變電學響應。
這項結果之所以引人注目，正是因為它相對溫和：間距沉積方法的影響仍屬輕微，n 型裝置的性能波動至多約為0.65%， p 型裝置則為 2.3%。換言之，這並非像閘極切割時序或介電絕緣那樣，屬於主要影響因素之一。
這並不代表它毫無意義。當邊際空間很緊時，即使是微小的變動也可能產生影響，而該結果仍能提供有用的敏感度排序。這顯示某些製程選擇對應力相關的 LLE 影響甚微，而其他選擇則值得投入更多關注。釐清兩者的差異本身對製程優化就極具價值，因為這有助於將資源集中投入在能帶來實質回報的領域。
4. 為何介電隔離是其中一個最強力的製程控制參數？
在所有研究過的製程參數中，介電絕緣材料堪稱最具影響力的因素之一。局部介電環境會透過其機械特性（例如熱膨脹係數與彈性響應）影響應力場，進而改變應變傳遞至活性區域的方式。研究中評估了多種介電材料選項，包括用作參考的SiO₂、數種形式的Si₃N₄，以及基於 SiCOH、HfO₂ 和ZrO₂ 的替代材料。
NMOS 與 PMOS 之間的對比十分顯著。對於n 型元件，其靈敏度屬中等水平，相較於 SiO₂ 基準，最大性能退化幅度約為10%。 但對於p 型元件而言，介電層的選擇則成為影響性能的主要關鍵：視材料而定，其響應表現範圍從約+23% 的提升到約−21% 的劣化。經優化或摻雜的Si₃N₄ 基堆疊結構可改善 PMOS 的性能表現，而某些高介電常數（high-k）或低介電常數（low-k）的替代材料則可能對其造成顯著的性能損失。
這是一項非常重要的研究成果，因為它顯示了透過材料選擇，可以多大程度地強化或削弱 PMOS 的應力敏感性。介電絕緣不僅僅是電容、漏電或整合相容性的問題；在先進製程節點中，它同時也是一種會直接產生電學影響的機械設計選擇。特別是對於 PMOS 而言，介電環境能夠有效增強或抑制器件中與移動度相關的最重要應力通道之一。
5. SDB 溝槽寬度波動會帶來哪些實際後果？
另一個會產生重大影響的製程控制參數是「單一擴散間斷（SDB）」溝槽寬度。此參數看似僅是製程細節，但它會直接影響隔離區的局部幾何結構，進而影響電晶體周圍的應力場。溝槽寬度的微小偏差——尤其是因過度蝕刻所致——會以可測量且高度不對稱的方式，改變不同裝置類型之間的電氣響應。
這些數據清楚地說明了這一點。約 +4 nm 的過蝕會使 PMOS 的驅動電流降低約 15%，而 NMOS 的性能損失則小得多，約為3%。原因同樣與應力有關：PMOS 的性能在很大程度上取決於通道周圍形成的有利縱向應力，而溝槽寬度的變化會顯著削弱這種條件。NMOS 雖然也會受到影響，但程度較輕。
這個結果有非常實際的詮釋：SDB製程窗口在機械層面上相當狹窄。從某種角度來看，加寬溝槽或許能改善隔離效果，但同時也可能破壞部分有益的 PMOS 應力狀態；反之，縮窄溝槽雖有助於保留應力，卻可能引發與隔離、漏電或可靠性相關的其他問題。這正是教科書級的範例，說明在先進製程節點上，製程整合如何演變為多目標優化問題。
6. 柵極間距的厚度變化會如何影響 PMOS 元件？
倘若間隙層沉積方法的影響僅屬輕微，那麼間隙層厚度的波動其實就顯得重要得多。這項分析探討了約±10% 的厚度變化——這僅相當於幾安斯特的幾何偏差——並提出一個簡單的問題：這在電學上究竟有多大影響？
對於NMOS 而言，答案是：影響不大。其電學影響仍維持在約1% 以下，這使得間隙厚度波動在 n 型側的考量相對較輕微。然而，對於PMOS 而言，情況則大不相同。間隙厚度若出現 ±10% 的波動，將導致線性區電流產生約±7% 的偏移。對於乍看之下似乎只是微小的幾何波動而言，這已是一個相當顯著的影響。
這項結果強烈提醒我們，PMOS 的應力敏感性並非僅由柵極切口和擴散中斷等大型可見佈局特徵所驅動。它亦可能受到更微小的製程變異所調控，特別當這些變異影響局部應力場與導電路徑的耦合方式時。實際上，這意味著對於 PMOS 的可預測性而言，ALD 的均勻性、厚度控制以及製程量測的重要性，遠比單純基於幾何結構的觀點所暗示的要高得多。
7. 工作溫度如何影響應力敏感度？
在製程研究中最引人注目的結果之一，便是溫度所產生的影響。佈局敏感度常被視為一種固定的幾何特性來討論，但與應力相關的低電壓閾值（LLEs）在電氣層面的表現，其實也取決於操作條件。隨著溫度上升，載流子移動特性會發生變化，漏電增加，而應力與電流之間的關聯性也會隨之減弱。
經量化的效應相當顯著。當溫度從300 K 上升至 375 K 時，n 型元件的LLE 靈敏度幅度減少約80%， p 型元件則減少約40%。換言之，在高溫下，相同的局部應力擾動所產生的電學訊號要小得多。
這點之所以重要，有兩個原因。首先，這證實了觀測到的 LLE 與移動度-應力耦合密切相關，因為隨著溫度上升而減弱該耦合，也會減弱顯著的電學敏感度。其次，這表明變異性並非單一數值所能概括的特性。同一個元件可能會因熱工作點的不同而展現出截然不同的佈局敏感度，這對時序分析、邊界條件定義以及考量可靠性的設計都具有重要意義。
8. 為何 PMOS 總是一再被視為最關鍵的元件？
綜上所述，這些製程研究傳達了一個非常明確的訊息：在與應力相關的變異控制因素中，PMOS 是至關重要的元件。無論擾動源自介電層的選擇、溝槽寬度，還是間隙厚度，最嚴重的電氣性能損失始終出現在 p 型側。這與先前的佈局研究完全一致，在該研究中，PMOS 對擴散中斷和閘極切口已展現出最強烈的反應。
這並非只是對同一觀察結果的重複。此處的意義更為重大，因為它顯示 PMOS 的敏感度在佈局變數與 製程變數兩方面均展現出強韌性。對於空穴傳輸至關重要的應力通道，不僅會受到局部幾何變化的影響，還會受到多種整合細節的影響。這使得 PMOS 自然成為特性分析與緩解措施的焦點。
從實際層面來看，這暗示了一項明確的優先順序策略：如果「考量變異性的製程優化」資源有限，那麼將注意力集中在PMOS 關鍵應力路徑上，最有可能帶來實質效益。數據一貫地支持這一結論。
9. 這些敏感度分析如何轉化為 DTCO 的輸入參數？
這些製程研究最具價值之處之一，在於它們並非僅止於報告哪個參數較強或較弱，而是直接指出DTCO、PDK 開發以及製程控制在哪些方面需要更重視 LLE。 研究結果指出了幾個具體方向：關於閘極切割（gate-cut）使用的佈局規則、基於應力考量選擇介電材料、更嚴格地控制擴散阻斷蝕刻條件，以及在 PMOS 敏感結構上更謹慎地處理間隙層厚度。
這正是 DTCO 所需要的資訊。僅僅知道某種佈局比另一種更密集或更易於佈線是不夠的。在先進製程節點上，還必須理解這些選擇所帶來的機械影響。製程研究顯示，如果最終產生的應力環境會削弱可變性與可預測性，那麼該技術就無法僅憑面積與效能來進行優化。
從這個角度來看，這些變異性控制旋鈕不僅僅是矽片製程完成後的奇特現象，更是共同優化的輸入參數。若要確保先進製程節點的行為仍可預測，這些控制旋鈕便定義了製程整合、佈局策略與建模基礎架構必須如何相互協調。
10. 關於「局部應力」作為一項過程結果，能從中獲得什麼更廣泛的教訓？
這些研究所揭示的最重要概念性啟示是：局部應力不僅是元件架構或佈局拓撲的結果，同時也是製程的產物。通道中的最終應力狀態取決於整合製程的歷程：選用了哪些材料、如何進行沉積、如何進行隔離蝕刻、間隙層的厚度如何，以及元件最終在何種熱條件下運作。
這意味著，在先進製程節點上，變異性必須被視為一個分層問題。佈局定義了鄰域；製程整合則決定了該鄰域如何在機械層面上實現；而元件物理學則將這種機械狀態轉化為電學響應。製程研究能將整個鏈條納入考量，這是純粹的幾何敏感度分析所無法做到的。
這也是預測性建模之所以如此重要的原因。一旦將這些製程控制點視為真正的應力調節槓桿，便不能再將其視為孤立的晶圓廠參數。必須將其納入一個能將整合選擇與電氣影響相互連結的框架中。唯有如此，這些參數才能為設計與技術決策提供有意義的參考依據。
結論
製程研究顯示，與應力相關的局部佈局效應並非僅由佈局本身所控制。閘極切割時序、介電層隔離、SDB 溝槽寬度、間隙層厚度以及溫度，皆是實際的變異控制因子，能夠改變局部應力環境，進而影響元件的電氣響應。 部分效應較為溫和，例如對間隙層沉積方法的敏感度有限；而其他效應則強得多：PMOS 的性能可能因介電層選擇的不同而提升約 23% 或惡化約 21%， 在 SDB 過蝕情況下性能會下降約 15%，或在實際的間隙層厚度波動下產生約 ±7%的偏移。與此同時，溫度會顯著減弱這種顯著的敏感度，特別是在 NMOS 方面。
綜上所述，這些結果揭示了一個更深層的要點。在先進的 FinFET 技術中，變異性不僅取決於佈局圖中的設計內容，也取決於製程流程如何在機械層面上實現該佈局。因此，製程整合的選擇既是應力問題的一部分，也是變異性問題的一部分，最終更是設計問題的一部分。
這就是為什麼這些控制點至關重要。它們將局部應力從一個抽象的物理概念，轉化為可以進行優化、控制和工程設計的對象——前提是技術流程能將變異性視為佈局、製程與建模之間相互耦合的問題。
接下來會發生什麼
在下一篇文章中，我將從製程控制參數轉向更廣泛的工程視野：探討如何將這些結果轉化為緊湊模型參數、PDK 指引、DTCO 規則，並最終發展出適用於先進 CMOS 技術、更具預測性且能考量變異性的設計方法論。