本播客第 2 集探討了現代半導體技術中一個引人入勝的悖論：為何將電晶體縮小至 7 奈米規模，反而會降低性能。 討論聚焦於一篇博士論文，該論文分析了超過 30,000 個測試元件，揭示了局部佈局效應如何破壞 FinFET 電晶體中精心設計的應變。節目中解釋了現代晶片如何運用硅鍺進行應變工程以提升性能，但鄰近的隔離結構（如擴散間斷和柵極切口）卻會使這種人為施加的應力鬆弛，導致 PMOS 電晶體的性能下降多達 10%。 主持人詳細闡述，這項機械特性現正被轉化為預測性設計模型，從根本上改變了晶片設計師對佈局的思考方式。他們最後探討了懸浮式全柵（gate-all-around）納米片電晶體所面臨的更大挑戰——在此類電晶體中，機械敏感度將被大幅放大。